JPH06196689A - 絶縁ゲート電界効果半導体装置およびその製造方法 - Google Patents
絶縁ゲート電界効果半導体装置およびその製造方法Info
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- JPH06196689A JPH06196689A JP34567592A JP34567592A JPH06196689A JP H06196689 A JPH06196689 A JP H06196689A JP 34567592 A JP34567592 A JP 34567592A JP 34567592 A JP34567592 A JP 34567592A JP H06196689 A JPH06196689 A JP H06196689A
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Abstract
(57)【要約】
【目的】 絶縁ゲート電界効果半導体装置に関し、駆動
力を向上し、短チャネル効果を抑制し、しきい値電圧を
低減する。 【構成】 チャネル領域となるｎ--型シリコン基板１の
上にゲート絶縁膜３を形成し、その上のソース領域１２
とドレイン領域１３の間にドープトポリシリコンからな
る補助ゲート１０1 、酸化タングステン膜６からなる絶
縁膜、メタルまたはメタルシリサイドからなる主ゲート
４1 、酸化タングステン膜７からなる絶縁膜、ドープト
ポリシリコンからなる補助ゲート１１1 を形成し、補助
ゲート１０ 1 ，１１1 直下のチャネル領域を比較的不純
物濃度が高いｎ- 型領域８，９とし、主ゲート４1 とそ
の直下のチャネル領域であるｎ--型シリコン基板１によ
って駆動力を向上するための最適設計をし、補助ゲート
１０1 ，１１1 とその直下のチャネル領域であるｎ- 型
領域８，９によって低いしきい値電圧を設定する。
力を向上し、短チャネル効果を抑制し、しきい値電圧を
低減する。 【構成】 チャネル領域となるｎ--型シリコン基板１の
上にゲート絶縁膜３を形成し、その上のソース領域１２
とドレイン領域１３の間にドープトポリシリコンからな
る補助ゲート１０1 、酸化タングステン膜６からなる絶
縁膜、メタルまたはメタルシリサイドからなる主ゲート
４1 、酸化タングステン膜７からなる絶縁膜、ドープト
ポリシリコンからなる補助ゲート１１1 を形成し、補助
ゲート１０ 1 ，１１1 直下のチャネル領域を比較的不純
物濃度が高いｎ- 型領域８，９とし、主ゲート４1 とそ
の直下のチャネル領域であるｎ--型シリコン基板１によ
って駆動力を向上するための最適設計をし、補助ゲート
１０1 ，１１1 とその直下のチャネル領域であるｎ- 型
領域８，９によって低いしきい値電圧を設定する。
Description
【０００１】
【産業上の利用分野】本発明は、短チャネル効果を抑制
し、しきい値電圧を低減した絶縁ゲート電界効果半導体
装置に関する。
し、しきい値電圧を低減した絶縁ゲート電界効果半導体
装置に関する。
【０００２】
【従来の技術】チャネル長が長く、駆動電圧が高かった
従来の絶縁ゲート電界効果半導体装置においては、しき
い値電圧が多少高くても特に問題を生じなかった。ま
た、高集積化するため、あるいは高速動作を実現するた
めにチャネル長を短くし、駆動電圧を低くする場合に
は、空乏層の延びを抑制するためにチャネル領域となる
半導体基板の不純物濃度を高くすることが必要になる
が、この場合でもシリコンの仕事関数に近似した仕事関
数を有するポリシリコンゲートを用いることによってし
きい値電圧を低く抑えることができた。
従来の絶縁ゲート電界効果半導体装置においては、しき
い値電圧が多少高くても特に問題を生じなかった。ま
た、高集積化するため、あるいは高速動作を実現するた
めにチャネル長を短くし、駆動電圧を低くする場合に
は、空乏層の延びを抑制するためにチャネル領域となる
半導体基板の不純物濃度を高くすることが必要になる
が、この場合でもシリコンの仕事関数に近似した仕事関
数を有するポリシリコンゲートを用いることによってし
きい値電圧を低く抑えることができた。
【０００３】
【発明が解決しようとする課題】ところが、チャネル長
を短くし、駆動電圧を低くし、さらに、ゲート電極や配
線層を低抵抗のメタルまたはメタルシリサイドによって
形成して高速動作を実現しようとすると、メタルまたは
メタルシリサイドの仕事関数がシリコンのミットギャッ
プ付近になるため、しきい値電圧を低減するためには、
チャネル領域となる半導体基板の不純物濃度を低くしな
ければならない。
を短くし、駆動電圧を低くし、さらに、ゲート電極や配
線層を低抵抗のメタルまたはメタルシリサイドによって
形成して高速動作を実現しようとすると、メタルまたは
メタルシリサイドの仕事関数がシリコンのミットギャッ
プ付近になるため、しきい値電圧を低減するためには、
チャネル領域となる半導体基板の不純物濃度を低くしな
ければならない。
【０００４】しかし、チャネル領域となる半導体基板の
不純物濃度を低くすると、空乏層の延びが大きくなって
ソース領域とドレイン領域を覆うため、絶縁ゲート電界
効果半導体装置がオフしなくなり、ゲートによる制御が
不可能になって、いわゆる短チャネル効果が生じるとい
う問題があった。本発明は、短チャネル効果を抑制し、
しきい値電圧を低減した絶縁ゲート電界効果半導体装置
を提供することを目的とする。
不純物濃度を低くすると、空乏層の延びが大きくなって
ソース領域とドレイン領域を覆うため、絶縁ゲート電界
効果半導体装置がオフしなくなり、ゲートによる制御が
不可能になって、いわゆる短チャネル効果が生じるとい
う問題があった。本発明は、短チャネル効果を抑制し、
しきい値電圧を低減した絶縁ゲート電界効果半導体装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明にかかる絶縁ゲー
ト電界効果半導体装置においては、チャネル領域となる
半導体基板の上にゲート絶縁膜を有し、該ゲート絶縁膜
の上にメタルまたはメタルシリサイドからなる主ゲート
と、ドープトポリシリコンからなる補助ゲートを有し、
該補助ゲート直下のチャネル領域の不純物濃度が該主ゲ
ート直下のチャネル領域の不純物濃度より高く、該補助
ゲートとその直下のチャネル領域によってしきい値電圧
が設定されている構成を採用した。
ト電界効果半導体装置においては、チャネル領域となる
半導体基板の上にゲート絶縁膜を有し、該ゲート絶縁膜
の上にメタルまたはメタルシリサイドからなる主ゲート
と、ドープトポリシリコンからなる補助ゲートを有し、
該補助ゲート直下のチャネル領域の不純物濃度が該主ゲ
ート直下のチャネル領域の不純物濃度より高く、該補助
ゲートとその直下のチャネル領域によってしきい値電圧
が設定されている構成を採用した。
【０００６】この場合、ゲートを、ソース領域からドレ
イン領域に向かってドープトポリシリコン、絶縁膜、メ
タルまたはメタルシリサイド、絶縁膜、ドープトポリシ
リコンが形成された構造にすることができ、ソース領域
およびドレイン領域より深い位置に、チャネル領域と同
じ導電型で、該主ゲート直下のチャネル領域の不純物濃
度より高いポケット層を形成して、この位置での空乏層
の延びを抑制することができる。
イン領域に向かってドープトポリシリコン、絶縁膜、メ
タルまたはメタルシリサイド、絶縁膜、ドープトポリシ
リコンが形成された構造にすることができ、ソース領域
およびドレイン領域より深い位置に、チャネル領域と同
じ導電型で、該主ゲート直下のチャネル領域の不純物濃
度より高いポケット層を形成して、この位置での空乏層
の延びを抑制することができる。
【０００７】また、本発明にかかる絶縁ゲート電界効果
半導体装置の製造方法においては、チャネル領域となる
低不純物濃度の半導体基板の上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜の上にメタルまたはメタルシ
リサイドからなる主ゲートを形成する工程と、該主ゲー
トの側壁を酸化あるいはＣＶＤ方法を用いて絶縁膜を形
成する工程と、該主ゲートをマスクにして半導体基板に
同じ導電型の不純物をイオン注入して主ゲートの外側に
主ゲート直下より不純物濃度が高いチャネル領域を形成
する工程と、該主ゲートの側壁に形成された絶縁膜にポ
リシリコンのサイドウォールを形成する工程と、該主ゲ
ートとポリシリコンのサイドウォールをマスクにして半
導体基板にチャネル領域とは異なる導電型の不純物を導
入してソース領域とドレイン領域を形成し、この不純物
の導入によってポリシリコンのサイドウォールを導電化
して補助ゲートとする工程を採用した。
半導体装置の製造方法においては、チャネル領域となる
低不純物濃度の半導体基板の上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜の上にメタルまたはメタルシ
リサイドからなる主ゲートを形成する工程と、該主ゲー
トの側壁を酸化あるいはＣＶＤ方法を用いて絶縁膜を形
成する工程と、該主ゲートをマスクにして半導体基板に
同じ導電型の不純物をイオン注入して主ゲートの外側に
主ゲート直下より不純物濃度が高いチャネル領域を形成
する工程と、該主ゲートの側壁に形成された絶縁膜にポ
リシリコンのサイドウォールを形成する工程と、該主ゲ
ートとポリシリコンのサイドウォールをマスクにして半
導体基板にチャネル領域とは異なる導電型の不純物を導
入してソース領域とドレイン領域を形成し、この不純物
の導入によってポリシリコンのサイドウォールを導電化
して補助ゲートとする工程を採用した。
【０００８】この場合、ソース領域およびドレイン領域
を形成した後に、ソース領域およびドレイン領域の底よ
り深い位置に、チャネル領域と同じ導電型の不純物をイ
オン注入して、主ゲート直下のチャネル領域より高い不
純物濃度を有するポケット層を形成することができ、ま
た、メタルまたはメタルシリサイドからなる主ゲートと
ドープトポリシリコンからなる補助ゲートの間をメタル
シリサイドによって電気的に接続することができる。
を形成した後に、ソース領域およびドレイン領域の底よ
り深い位置に、チャネル領域と同じ導電型の不純物をイ
オン注入して、主ゲート直下のチャネル領域より高い不
純物濃度を有するポケット層を形成することができ、ま
た、メタルまたはメタルシリサイドからなる主ゲートと
ドープトポリシリコンからなる補助ゲートの間をメタル
シリサイドによって電気的に接続することができる。
【０００９】
【作用】本発明の絶縁ゲート電界効果半導体装置による
と、メタルまたはメタルシリサイドからなる主ゲートと
その直下の低不純物濃度のチャネル領域によって高い駆
動力を維持し、ポリシリコンからなる補助ゲートの直下
のチャネル領域の不純物濃度を、低しきい値電圧を維持
したままで高くすることができるため、空乏層の延びを
抑えることができ、ポリシリコンの補助ゲートを持たな
い従来の絶縁ゲート電界効果半導体装置に比べて短チャ
ネル効果を有効に抑えることができる。
と、メタルまたはメタルシリサイドからなる主ゲートと
その直下の低不純物濃度のチャネル領域によって高い駆
動力を維持し、ポリシリコンからなる補助ゲートの直下
のチャネル領域の不純物濃度を、低しきい値電圧を維持
したままで高くすることができるため、空乏層の延びを
抑えることができ、ポリシリコンの補助ゲートを持たな
い従来の絶縁ゲート電界効果半導体装置に比べて短チャ
ネル効果を有効に抑えることができる。
【００１０】
【実施例】以下、本発明の実施例を図面によって説明す
る。 （第１実施例）図１は、第１実施例の絶縁ゲート電界効
果半導体装置の構成説明図である。この図において、１
はｎ--型シリコン基板、２はＬＯＣＯＳ酸化膜、３はゲ
ート絶縁膜、４1 は主ゲート、６，７は酸化タングステ
ン（ＷＯx ）膜、８，９はｎ- 型領域、１０1 ，１１1
は補助ゲート、１２はソース領域、１３はドレイン領
域、１４，１５はｎ- 型ポケット層、１６は酸化シリコ
ン（ＳｉＯ2 ）膜、１７はソース電極、１８はゲート電
極、１９はドレイン電極である。なお、これらの符号に
おいては、第２実施例の絶縁ゲート電界効果半導体装置
の製造方法において用いる符号と同じにしたため欠番を
生じている。
る。 （第１実施例）図１は、第１実施例の絶縁ゲート電界効
果半導体装置の構成説明図である。この図において、１
はｎ--型シリコン基板、２はＬＯＣＯＳ酸化膜、３はゲ
ート絶縁膜、４1 は主ゲート、６，７は酸化タングステ
ン（ＷＯx ）膜、８，９はｎ- 型領域、１０1 ，１１1
は補助ゲート、１２はソース領域、１３はドレイン領
域、１４，１５はｎ- 型ポケット層、１６は酸化シリコ
ン（ＳｉＯ2 ）膜、１７はソース電極、１８はゲート電
極、１９はドレイン電極である。なお、これらの符号に
おいては、第２実施例の絶縁ゲート電界効果半導体装置
の製造方法において用いる符号と同じにしたため欠番を
生じている。
【００１１】この実施例の絶縁ゲート電界効果半導体装
置においては、ｎ--型シリコン基板１の表面に素子形成
領域を画定するＬＯＣＯＳ酸化膜２を有し、この素子形
成領域内の表面に形成された厚さ５ｎｍのゲート絶縁膜
３の上に、酸化タングステン（ＷＯx ）膜６，７によっ
て側面を絶縁されたタングステン（Ｗ）の主ゲート４ 1
と、ポリシリコンの補助ゲート１０1 ，１１1 を有し、
主ゲート４1 直下のチャネル領域はｎ--型シリコン基板
１自体であるが、補助ゲート１０1 ，１１1 直下のチャ
ネル領域はｎ- 型領域８，９となっている。
置においては、ｎ--型シリコン基板１の表面に素子形成
領域を画定するＬＯＣＯＳ酸化膜２を有し、この素子形
成領域内の表面に形成された厚さ５ｎｍのゲート絶縁膜
３の上に、酸化タングステン（ＷＯx ）膜６，７によっ
て側面を絶縁されたタングステン（Ｗ）の主ゲート４ 1
と、ポリシリコンの補助ゲート１０1 ，１１1 を有し、
主ゲート４1 直下のチャネル領域はｎ--型シリコン基板
１自体であるが、補助ゲート１０1 ，１１1 直下のチャ
ネル領域はｎ- 型領域８，９となっている。
【００１２】このｎ- 型領域８，９は、ｐ+ 型のソース
領域１２とドレイン領域１３よりも深い位置に形成され
たｎ- 型ポケット層１４，１５に続いている。そして、
全表面を覆って形成された酸化シリコン（ＳｉＯ2 ）膜
１６のコンタクト孔を通して、ソース領域１２にはソー
ス電極１７が形成され、ドレイン領域１３にはドレイン
電極１９が形成され、主ゲート４1 と補助ゲート１
０1 ，１１ 1 にはゲート電極１８が形成されている。
領域１２とドレイン領域１３よりも深い位置に形成され
たｎ- 型ポケット層１４，１５に続いている。そして、
全表面を覆って形成された酸化シリコン（ＳｉＯ2 ）膜
１６のコンタクト孔を通して、ソース領域１２にはソー
ス電極１７が形成され、ドレイン領域１３にはドレイン
電極１９が形成され、主ゲート４1 と補助ゲート１
０1 ，１１ 1 にはゲート電極１８が形成されている。
【００１３】この実施例の絶縁ゲート電界効果半導体装
置においては、低抵抗のメタルまたはメタルシリサイド
からなる主ゲート４1 直下のチャネル領域の不純物濃度
をしきい値電圧を考慮しないで高い駆動力をもつように
最適設計し、ポリシリコンの補助ゲート１０1 ，１１1
によって低いしきい値電圧を設定できるため、補助ゲー
ト１０1 ，１１1 直下のチャネル領域の不純物濃度を高
くすることができ、ソース領域とドレイン領域を覆う空
乏層の延びを短くすることができる。また、ｐ+ 型のソ
ース領域１２とドレイン領域１３よりも深い位置に形成
されたｎ- 型ポケット層１４，１５によって、この部分
での空乏層の伸びを抑制することができる。
置においては、低抵抗のメタルまたはメタルシリサイド
からなる主ゲート４1 直下のチャネル領域の不純物濃度
をしきい値電圧を考慮しないで高い駆動力をもつように
最適設計し、ポリシリコンの補助ゲート１０1 ，１１1
によって低いしきい値電圧を設定できるため、補助ゲー
ト１０1 ，１１1 直下のチャネル領域の不純物濃度を高
くすることができ、ソース領域とドレイン領域を覆う空
乏層の延びを短くすることができる。また、ｐ+ 型のソ
ース領域１２とドレイン領域１３よりも深い位置に形成
されたｎ- 型ポケット層１４，１５によって、この部分
での空乏層の伸びを抑制することができる。
【００１４】（第２実施例）図２および図３は、第２実
施例の絶縁ゲート電界効果半導体装置の製造工程説明図
であり、（Ａ）〜（Ｅ）は各工程を示している。この図
において、１はｎ--型シリコン基板、２はＬＯＣＯＳ酸
化膜、３はゲート絶縁膜、４はタングステン（Ｗ）膜、
５は窒化シリコン（ＳｉＮx ）膜、６，７は酸化タング
ステン（ＷＯx ）膜、８，９はｎ- 型領域、１０，１１
はサイドウォール、１０1 ，１１1 は補助ゲート、１２
はソース領域、１３はドレイン領域、１４，１５はｎ-
型ポケット層、１６は酸化シリコン（ＳｉＯ2 ）膜、１
７はソース電極、１８はゲート電極、１９はドレイン電
極である。この製造工程説明図によって本発明の第２実
施例の絶縁ゲート電界効果半導体装置の製造方法を説明
する。
施例の絶縁ゲート電界効果半導体装置の製造工程説明図
であり、（Ａ）〜（Ｅ）は各工程を示している。この図
において、１はｎ--型シリコン基板、２はＬＯＣＯＳ酸
化膜、３はゲート絶縁膜、４はタングステン（Ｗ）膜、
５は窒化シリコン（ＳｉＮx ）膜、６，７は酸化タング
ステン（ＷＯx ）膜、８，９はｎ- 型領域、１０，１１
はサイドウォール、１０1 ，１１1 は補助ゲート、１２
はソース領域、１３はドレイン領域、１４，１５はｎ-
型ポケット層、１６は酸化シリコン（ＳｉＯ2 ）膜、１
７はソース電極、１８はゲート電極、１９はドレイン電
極である。この製造工程説明図によって本発明の第２実
施例の絶縁ゲート電界効果半導体装置の製造方法を説明
する。
【００１５】第１工程（図２（Ａ）参照） ｎ--型シリコン基板１の表面に、ＬＯＣＯＳ酸化膜２を
形成して素子領域の分離を行い、ＬＯＣＯＳ酸化膜２に
よって画定されたｎ--型シリコン基板１の表面を熱酸化
することによって、厚さ５ｎｍのゲート絶縁膜３を形成
し、その上に、厚さ１００ｎｍのタングステン（Ｗ）膜
４を形成し、さらにその上に、厚さ５０ｎｍの窒化シリ
コン（ＳｉＮx ）膜５を形成する。
形成して素子領域の分離を行い、ＬＯＣＯＳ酸化膜２に
よって画定されたｎ--型シリコン基板１の表面を熱酸化
することによって、厚さ５ｎｍのゲート絶縁膜３を形成
し、その上に、厚さ１００ｎｍのタングステン（Ｗ）膜
４を形成し、さらにその上に、厚さ５０ｎｍの窒化シリ
コン（ＳｉＮx ）膜５を形成する。
【００１６】第２工程（図２（Ｂ）参照） 第１工程で形成した窒化シリコン（ＳｉＮx ）膜５とタ
ングステン（Ｗ）膜４をリアクティブイオンエッチング
（ＲＩＥ）法によって選択的に除去して主ゲート４1 を
形成する。次いで、主ゲート４1 の側壁を酸化して絶縁
体である酸化タングステン（ＷＯ x ）膜６，７を形成す
る。その後、この主ゲート４1 をマスクにして、ｎ--型
シリコン基板１に燐（Ｐ+）を２０ｋｅＶの加速エネル
ギーで、２×１０13ｃｍ-2注入して、主ゲート４1の両
側にｎ- 型領域８，９を形成する。
ングステン（Ｗ）膜４をリアクティブイオンエッチング
（ＲＩＥ）法によって選択的に除去して主ゲート４1 を
形成する。次いで、主ゲート４1 の側壁を酸化して絶縁
体である酸化タングステン（ＷＯ x ）膜６，７を形成す
る。その後、この主ゲート４1 をマスクにして、ｎ--型
シリコン基板１に燐（Ｐ+）を２０ｋｅＶの加速エネル
ギーで、２×１０13ｃｍ-2注入して、主ゲート４1の両
側にｎ- 型領域８，９を形成する。
【００１７】第３工程（図２（Ｃ）参照） 表面全体に厚さ１００ｎｍのポリシリコン膜を堆積し、
リアクティブイオンエッチング（ＲＩＥ）法によって全
面をエッチングして、主ゲート４1 の側壁の酸化タング
ステン膜６，７に沿ってポリシリコンのサイドウォール
１０，１１を形成する。
リアクティブイオンエッチング（ＲＩＥ）法によって全
面をエッチングして、主ゲート４1 の側壁の酸化タング
ステン膜６，７に沿ってポリシリコンのサイドウォール
１０，１１を形成する。
【００１８】次いで、主ゲート４1 とサイドウォール１
０，１１をマスクにして、硼素（Ｂ + ）を１０ｋｅＶの
加速エネルギーで、７°上方から２×１０15ｃｍ-2回転
注入する。この工程によって、サイドウォール１０，１
１の直下にｎ- 型領域８，９を残してｐ+ 型のソース領
域１２とドレイン領域１３を形成し、サイドウォール１
０，１１を硼素によって導電化して補助ゲート１０1 ，
１１1 を形成する。その後、８５０℃で３０分熱処理を
行う。
０，１１をマスクにして、硼素（Ｂ + ）を１０ｋｅＶの
加速エネルギーで、７°上方から２×１０15ｃｍ-2回転
注入する。この工程によって、サイドウォール１０，１
１の直下にｎ- 型領域８，９を残してｐ+ 型のソース領
域１２とドレイン領域１３を形成し、サイドウォール１
０，１１を硼素によって導電化して補助ゲート１０1 ，
１１1 を形成する。その後、８５０℃で３０分熱処理を
行う。
【００１９】第４工程（図３（Ｄ）参照） 主ゲート４1 と補助ゲート１０1 ，１１1 をマスクにし
て、燐（Ｐ+ ）を８０ｋｅＶの加速エネルギーで、２０
°〜４０°上方から２×１０13ｃｍ-2回転注入して、ｐ
+ 型のソース領域１２とドレイン領域１３より深い位置
にｎ- 型ポケット層１４，１５を形成する。
て、燐（Ｐ+ ）を８０ｋｅＶの加速エネルギーで、２０
°〜４０°上方から２×１０13ｃｍ-2回転注入して、ｐ
+ 型のソース領域１２とドレイン領域１３より深い位置
にｎ- 型ポケット層１４，１５を形成する。
【００２０】第５工程（図３（Ｅ）参照） 窒化シリコン（ＳｉＮx ）膜５を熱燐酸を用いて除去し
た後に、ＣＶＤ法によって厚さ３００ｎｍの酸化シリコ
ン（ＳｉＯ2 ）膜１６を形成し、主ゲート４1と補助ゲ
ート１０1 ，１１1 の上と、ソース領域１２の上とドレ
イン領域１３の上にコンタクト穴を形成し、その上にチ
タン（Ｔｉ）を２０ｎｍ、窒化チタン（ＴｉＮ）を５０
ｎｍ、タングステン（Ｗ）を１００ｎｍ堆積し、これを
パターニングすることによってゲート電極１８、ソース
電極１７、ドレイン電極１９を形成し、４００℃で３０
分熱処理を行って完成する。
た後に、ＣＶＤ法によって厚さ３００ｎｍの酸化シリコ
ン（ＳｉＯ2 ）膜１６を形成し、主ゲート４1と補助ゲ
ート１０1 ，１１1 の上と、ソース領域１２の上とドレ
イン領域１３の上にコンタクト穴を形成し、その上にチ
タン（Ｔｉ）を２０ｎｍ、窒化チタン（ＴｉＮ）を５０
ｎｍ、タングステン（Ｗ）を１００ｎｍ堆積し、これを
パターニングすることによってゲート電極１８、ソース
電極１７、ドレイン電極１９を形成し、４００℃で３０
分熱処理を行って完成する。
【００２１】この場合、全面にチタン（Ｔｉ）、窒化チ
タン（ＴｉＮ）、タングステン（Ｗ）を堆積し、これを
パターニングすることに代えて、コンタクト孔中に露出
するシリコンとタングステン（Ｗ）の上に選択的に金属
を堆積することによって、ゲート電極１８、ソース電極
１７、ドレイン電極１９を形成することができる。
タン（ＴｉＮ）、タングステン（Ｗ）を堆積し、これを
パターニングすることに代えて、コンタクト孔中に露出
するシリコンとタングステン（Ｗ）の上に選択的に金属
を堆積することによって、ゲート電極１８、ソース電極
１７、ドレイン電極１９を形成することができる。
【００２２】（第３実施例）図４は、第３実施例の絶縁
ゲート電界効果半導体装置の製造工程説明図であり、
（Ａ）〜（Ｃ）は各工程を示している。この図におい
て、２０，２１がシリコン酸化膜、２２がチタン（Ｔ
ｉ）膜、２３，２４がチタンシリサイドであるほかは、
図２、図３において同符号を付して説明したものと同様
である。この製造工程説明図によって本発明の第３実施
例の絶縁ゲート電界効果半導体装置の製造方法を説明す
る。この実施例においては、第２実施例の第４工程（図
３（Ｄ））に続いて下記の工程を加える。
ゲート電界効果半導体装置の製造工程説明図であり、
（Ａ）〜（Ｃ）は各工程を示している。この図におい
て、２０，２１がシリコン酸化膜、２２がチタン（Ｔ
ｉ）膜、２３，２４がチタンシリサイドであるほかは、
図２、図３において同符号を付して説明したものと同様
である。この製造工程説明図によって本発明の第３実施
例の絶縁ゲート電界効果半導体装置の製造方法を説明す
る。この実施例においては、第２実施例の第４工程（図
３（Ｄ））に続いて下記の工程を加える。
【００２３】第５工程（図４（Ａ）参照） 熱処理によって、補助ゲート１０1 ，１１1 の表面を酸
化して厚さ５ｎｍのシリコン酸化膜２０，２１を形成し
た後、熱燐酸を用いて主ゲート４1 の上の窒化シリコン
（ＳｉＮx ）膜５を選択的にエッチング除去する。その
後、全面にチタン（Ｔｉ）膜２２を形成する。
化して厚さ５ｎｍのシリコン酸化膜２０，２１を形成し
た後、熱燐酸を用いて主ゲート４1 の上の窒化シリコン
（ＳｉＮx ）膜５を選択的にエッチング除去する。その
後、全面にチタン（Ｔｉ）膜２２を形成する。
【００２４】第６工程（図４（Ｂ）参照） 熱処理を加えることによって、このチタン（Ｔｉ）膜２
２とポリシリコンからなる補助ゲート１０1 ，１１1 の
露出している部分を反応させてチタンシリサイド２３，
２４を形成し、その後、シリサイド化されなかったチタ
ン（Ｔｉ）膜を選択的に除去する。このチタンシリサイ
ド２３，２４によって、主ゲート４1 と補助ゲート１０
1，１１1 の間に低抵抗コンタクトが得られる。
２とポリシリコンからなる補助ゲート１０1 ，１１1 の
露出している部分を反応させてチタンシリサイド２３，
２４を形成し、その後、シリサイド化されなかったチタ
ン（Ｔｉ）膜を選択的に除去する。このチタンシリサイ
ド２３，２４によって、主ゲート４1 と補助ゲート１０
1，１１1 の間に低抵抗コンタクトが得られる。
【００２５】第７工程（図４（Ｃ）参照） その上の全面に酸化シリコン（ＳｉＯ2 ）膜１６を形成
し、主ゲート４1 の上と、ソース領域１２の上とドレイ
ン領域１３の上にコンタクト穴を形成し、そのコンタク
ト孔を通してゲート電極１８、ソース電極１７、ドレイ
ン電極１９を形成して完成する。
し、主ゲート４1 の上と、ソース領域１２の上とドレイ
ン領域１３の上にコンタクト穴を形成し、そのコンタク
ト孔を通してゲート電極１８、ソース電極１７、ドレイ
ン電極１９を形成して完成する。
【００２６】本発明の絶縁ゲート電界効果半導体装置と
従来の絶縁ゲート電界効果半導体装置のしきい値電圧と
最小ゲート長の関係を比較すると下記の通りであった。
従来の絶縁ゲート電界効果半導体装置のしきい値電圧と
最小ゲート長の関係を比較すると下記の通りであった。
【００２７】ａ ゲート酸化膜の厚さ（Ｔox）を５ｎｍ
にし、しきい値電圧（Ｖth）を０．３Ｖに設定して基板
濃度パラメータを決定した場合、従来技術によるメタル
ゲート電界効果半導体装置では、ゲート長を１．１８μ
ｍより短くすると設計通りの動作が得られないが、本発
明のメタルゲート電界効果半導体装置では、ゲート長を
０．１７μｍまで短くしても設計通りの動作が得られ
た。
にし、しきい値電圧（Ｖth）を０．３Ｖに設定して基板
濃度パラメータを決定した場合、従来技術によるメタル
ゲート電界効果半導体装置では、ゲート長を１．１８μ
ｍより短くすると設計通りの動作が得られないが、本発
明のメタルゲート電界効果半導体装置では、ゲート長を
０．１７μｍまで短くしても設計通りの動作が得られ
た。
【００２８】ｂ ゲート酸化膜の厚さ（Ｔox）を１０ｎ
ｍにし、しきい値電圧（Ｖth）を０．５Ｖに設定して基
板濃度パラメータを決定した場合、従来技術によるメタ
ルゲート電界効果半導体装置では、ゲート長を０．８４
μｍより短くすると設計通りの動作が得られないが、本
発明のメタルゲート電界効果半導体装置では、ゲート長
を０．３３μｍまで短くしても設計通りの動作が得られ
た。
ｍにし、しきい値電圧（Ｖth）を０．５Ｖに設定して基
板濃度パラメータを決定した場合、従来技術によるメタ
ルゲート電界効果半導体装置では、ゲート長を０．８４
μｍより短くすると設計通りの動作が得られないが、本
発明のメタルゲート電界効果半導体装置では、ゲート長
を０．３３μｍまで短くしても設計通りの動作が得られ
た。
【００２９】ｃ ゲート酸化膜の厚さ（Ｔox）を４０ｎ
ｍにし、しきい値電圧（Ｖth）を１．０Ｖに設定して基
板濃度パラメータを決定した場合、従来技術によるメタ
ルゲート電界効果半導体装置では、ゲート長を１．６４
μｍより短くすると設計通りの動作が得られないが、本
発明のメタルゲート電界効果半導体装置では、ゲート長
を１．１８μｍまで短くしても設計通りの動作が得られ
た。
ｍにし、しきい値電圧（Ｖth）を１．０Ｖに設定して基
板濃度パラメータを決定した場合、従来技術によるメタ
ルゲート電界効果半導体装置では、ゲート長を１．６４
μｍより短くすると設計通りの動作が得られないが、本
発明のメタルゲート電界効果半導体装置では、ゲート長
を１．１８μｍまで短くしても設計通りの動作が得られ
た。
【００３０】このことから、本発明の効果は、ゲート酸
化膜が厚い場合はさほど大きくないが、ゲート酸化膜が
薄くなり、しきい値電圧（Ｖth）が低くなると、その効
果は顕著になることがわかる。
化膜が厚い場合はさほど大きくないが、ゲート酸化膜が
薄くなり、しきい値電圧（Ｖth）が低くなると、その効
果は顕著になることがわかる。
【００３１】
【発明の効果】以上説明したように、本発明によると、
タングステン等のメタルまたはメタルシリサイドからな
る主ゲートを用い、その直下のチャネル領域の不純物濃
度を低くして駆動力を向上することができ、併せて、ポ
リシリコンからなる補助ゲートを用い、その直下のチャ
ネル領域の不純物濃度を高くすることによって、しきい
値を低くし、同時にソース領域とドレイン領域を覆う空
乏層の伸びを抑制して短チャネル効果の発生を防ぐこと
ができる。
タングステン等のメタルまたはメタルシリサイドからな
る主ゲートを用い、その直下のチャネル領域の不純物濃
度を低くして駆動力を向上することができ、併せて、ポ
リシリコンからなる補助ゲートを用い、その直下のチャ
ネル領域の不純物濃度を高くすることによって、しきい
値を低くし、同時にソース領域とドレイン領域を覆う空
乏層の伸びを抑制して短チャネル効果の発生を防ぐこと
ができる。
【図１】第１実施例の絶縁ゲート電界効果半導体装置の
構成説明図である。
構成説明図である。
【図２】第２実施例の絶縁ゲート電界効果半導体装置の
製造工程説明図（その１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
製造工程説明図（その１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
【図３】第２実施例の絶縁ゲート電界効果半導体装置の
製造工程説明図（その２）であり、（Ｄ）〜（Ｅ）は各
工程を示している。
製造工程説明図（その２）であり、（Ｄ）〜（Ｅ）は各
工程を示している。
【図４】第３実施例の絶縁ゲート電界効果半導体装置の
製造工程説明図であり、（Ａ）〜（Ｃ）は各工程を示し
ている。
製造工程説明図であり、（Ａ）〜（Ｃ）は各工程を示し
ている。
１ ｎ--型シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート絶縁膜 ４ タングステン（Ｗ）膜 ４1 主ゲート ５ 窒化シリコン（ＳｉＮx ）膜 ６，７ 酸化タングステン（ＷＯx ）膜 ８，９ ｎ- 型領域 １０，１１ サイドウォール １０1 ，１１1 補助ゲート １２ ソース領域 １３ ドレイン領域 １４，１５ ｎ- 型ポケット層 １６ 酸化シリコン（ＳｉＯ2 ）膜 １７ ソース電極 １８ ゲート電極 １９ ドレイン電極 ２０，２１ シリコン酸化膜 ２２ チタン（Ｔｉ）膜 ２３，２４ チタンシリサイド
Claims (7)
- 【請求項１】 チャネル領域となる半導体基板の上にゲ
ート絶縁膜を有し、該ゲート絶縁膜の上にメタルまたは
メタルシリサイドからなる主ゲートと、ドープトポリシ
リコンからなる補助ゲートを有し、該補助ゲート直下の
チャネル領域の不純物濃度が該主ゲート直下のチャネル
領域の不純物濃度より高く、該補助ゲートとその直下の
チャネル領域によってしきい値電圧が設定されているこ
とを特徴とする絶縁ゲート電界効果半導体装置。 - 【請求項２】 チャネル領域となる半導体基板の上にゲ
ート絶縁膜を有し、該ゲート絶縁膜の上にソース領域か
らドレイン領域に向かってドープトポリシリコン、絶縁
膜、メタルまたはメタルシリサイド、絶縁膜、ドープト
ポリシリコンが形成されたゲートを有し、該ドープトポ
リシリコンからなる補助ゲート直下のチャネル領域の不
純物濃度がメタルまたはメタルシリサイドからなる主ゲ
ート直下のチャネル領域の不純物濃度より高く、該補助
ゲートとその直下のチャネル領域によってしきい値電圧
が設定されていることを特徴とする絶縁ゲート電界効果
半導体装置。 - 【請求項３】 ソース領域およびドレイン領域より深い
位置に、チャネル領域と同じ導電型で、該主ゲート直下
のチャネル領域の不純物濃度より高いポケット層を有
し、この位置での空乏層の延びが抑制されることを特徴
とする請求項１または請求項２に記載された絶縁ゲート
電界効果半導体装置。 - 【請求項４】 チャネル領域となる低不純物濃度の半導
体基板の上にゲート絶縁膜を形成する工程と、該ゲート
絶縁膜の上にメタルまたはメタルシリサイドからなる主
ゲートを形成する工程と、該主ゲートの側壁を酸化ある
いはＣＶＤ方法を用いて絶縁膜を形成する工程と、該主
ゲートをマスクにして半導体基板に同じ導電型の不純物
をイオン注入して主ゲートの外側に主ゲート直下より不
純物濃度が高いチャネル領域を形成する工程と、該主ゲ
ートの側壁に形成された絶縁膜にポリシリコンのサイド
ウォールを形成する工程と、該主ゲートとポリシリコン
のサイドウォールをマスクにして半導体基板にチャネル
領域とは異なる導電型の不純物を導入してソース領域と
ドレイン領域を形成し、この不純物の導入によってポリ
シリコンのサイドウォールを導電化して補助ゲートとす
る工程を含むことを特徴とする絶縁ゲート電界効果半導
体装置の製造方法。 - 【請求項５】 ソース領域およびドレイン領域を形成し
た後に、ソース領域およびドレイン領域の底より深い位
置に、チャネル領域と同じ導電型の不純物をイオン注入
して、主ゲート直下のチャネル領域より高い不純物濃度
を有するポケット層を形成することを特徴とする請求項
４に記載された絶縁ゲート電界効果半導体装置の製造方
法。 - 【請求項６】 メタルまたはメタルシリサイドからなる
主ゲートとドープトポリシリコンからなる補助ゲートの
上にシリコンと反応して低抵抗のメタルシリサイドを形
成する金属を被覆し、熱処理によってこの金属とドープ
トポリシリコンを反応させてメタルシリサイドを形成し
た後、メタルシリサイド化されなかった金属を選択的に
除去することによって主ゲートと補助ゲートの間を電気
的に接続する工程を含むことを特徴とする請求項４に記
載された絶縁ゲート電界効果半導体装置の製造方法。 - 【請求項７】 メタルまたはメタルシリサイドゲートと
ドープトポリシリコンゲートの上に選択的に金属を堆積
することによって主ゲートと補助ゲートの間を電気的に
接続する工程を含むことを特徴とする請求項４に記載さ
れた絶縁ゲート電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34567592A JPH06196689A (ja) | 1992-12-25 | 1992-12-25 | 絶縁ゲート電界効果半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34567592A JPH06196689A (ja) | 1992-12-25 | 1992-12-25 | 絶縁ゲート電界効果半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196689A true JPH06196689A (ja) | 1994-07-15 |
Family
ID=18378208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34567592A Withdrawn JPH06196689A (ja) | 1992-12-25 | 1992-12-25 | 絶縁ゲート電界効果半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196689A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004070847A1 (ja) * | 2003-02-07 | 2004-08-19 | Matsushita Electric Industrial Co., Ltd. | 電界効果トランジスタ及びその製造方法、相補型電界効果トランジスタ |
| JP2007335704A (ja) * | 2006-06-16 | 2007-12-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| CN104241284A (zh) * | 2013-06-06 | 2014-12-24 | 旺宏电子股份有限公司 | 双模晶体管装置及其操作方法 |
| WO2018014170A1 (zh) * | 2016-07-19 | 2018-01-25 | 华为技术有限公司 | 隧穿场效应晶体管及其制备方法 |
-
1992
- 1992-12-25 JP JP34567592A patent/JPH06196689A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004070847A1 (ja) * | 2003-02-07 | 2004-08-19 | Matsushita Electric Industrial Co., Ltd. | 電界効果トランジスタ及びその製造方法、相補型電界効果トランジスタ |
| JP2007335704A (ja) * | 2006-06-16 | 2007-12-27 | Oki Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| CN104241284A (zh) * | 2013-06-06 | 2014-12-24 | 旺宏电子股份有限公司 | 双模晶体管装置及其操作方法 |
| WO2018014170A1 (zh) * | 2016-07-19 | 2018-01-25 | 华为技术有限公司 | 隧穿场效应晶体管及其制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |