JPH01137673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01137673A JPH01137673A JP29532487A JP29532487A JPH01137673A JP H01137673 A JPH01137673 A JP H01137673A JP 29532487 A JP29532487 A JP 29532487A JP 29532487 A JP29532487 A JP 29532487A JP H01137673 A JPH01137673 A JP H01137673A
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 abstract 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔Ｉ既 要〕
本発明は半導体装置の製造方法に係り、特に／ｌゲート
電極を用いてソース・ドレインをセルファラインで形成
するＭＯＳＦＥＴの製造方法に関し、Ｐｏ１ｙ Ｓｉよ
り低抵抗のＡｌをゲート電極材料として用い、しかも該
Ａ１ゲート電極をマスクとしてソース・ドレインをセル
ファラインで製造し得るＭＯＳＦＥＴの製造方法を提供
することを目的とし、シリコン基板（１）上にＭＯＳＦ
ＥＴのゲート絶縁膜（３）を形成する工程、 該ゲート絶縁膜（３）上のゲート形成部に該ゲート絶縁
膜（３）とエツチングレートが異なり、ゲートと同一の
形状のゲート部位絶縁膜（４）を形成する工程 該ゲート絶縁膜（３）と該ゲート部位絶縁膜（４）上に
該ゲート絶縁膜（３）とエッチングレ−トが異なる第３
の絶縁膜（５）を、該ゲート部位絶縁膜（４）を被覆し
、しかも該ゲート絶縁膜（３）上では該ゲート部位絶縁
膜（４）の厚さ以上の厚さになるように被覆形成する工
程、該ゲート部位絶縁膜（４）のみをエツチング除去す
る工程、 次に該エツチング除去されたゲート部位にアルミニウム
をパターニング形成し、ゲート電極とする工程、 を含んでなることを構成とする。
電極を用いてソース・ドレインをセルファラインで形成
するＭＯＳＦＥＴの製造方法に関し、Ｐｏ１ｙ Ｓｉよ
り低抵抗のＡｌをゲート電極材料として用い、しかも該
Ａ１ゲート電極をマスクとしてソース・ドレインをセル
ファラインで製造し得るＭＯＳＦＥＴの製造方法を提供
することを目的とし、シリコン基板（１）上にＭＯＳＦ
ＥＴのゲート絶縁膜（３）を形成する工程、 該ゲート絶縁膜（３）上のゲート形成部に該ゲート絶縁
膜（３）とエツチングレートが異なり、ゲートと同一の
形状のゲート部位絶縁膜（４）を形成する工程 該ゲート絶縁膜（３）と該ゲート部位絶縁膜（４）上に
該ゲート絶縁膜（３）とエッチングレ−トが異なる第３
の絶縁膜（５）を、該ゲート部位絶縁膜（４）を被覆し
、しかも該ゲート絶縁膜（３）上では該ゲート部位絶縁
膜（４）の厚さ以上の厚さになるように被覆形成する工
程、該ゲート部位絶縁膜（４）のみをエツチング除去す
る工程、 次に該エツチング除去されたゲート部位にアルミニウム
をパターニング形成し、ゲート電極とする工程、 を含んでなることを構成とする。
本発明は半導体装置の製造方法に係り、特にＡ１ゲート
電極を用いてソース・ドレインをセルファラインで形成
するＭＯＳＦＥＴの製造方法に関する。
電極を用いてソース・ドレインをセルファラインで形成
するＭＯＳＦＥＴの製造方法に関する。
従来ＭＯ５ＦＥＴは例えば１つの方法としてＰ形シリコ
ン基板上に熱酸化により５０００ないし８０００人の厚
さのＳｉ０ｇ層を形成し、ソース及びドレイン領域とな
る該Ｓ ｉ Ｏｚ層を窓開けしてそこからリンをイオン
注入、拡散しソース・ドレインとなるべきｎゝ領領域形
成する。その後、ゲートとなるべき領域の５ｉＯｚを除
去し改めて７００ないし１５００人程度鈍物ｔＯ□膜を
成長させゲート酸化膜としコンタクト窓開は後ゲート電
極、ソース・ドレイン電極を形成する工程によって製造
されることが知られている。
ン基板上に熱酸化により５０００ないし８０００人の厚
さのＳｉ０ｇ層を形成し、ソース及びドレイン領域とな
る該Ｓ ｉ Ｏｚ層を窓開けしてそこからリンをイオン
注入、拡散しソース・ドレインとなるべきｎゝ領領域形
成する。その後、ゲートとなるべき領域の５ｉＯｚを除
去し改めて７００ないし１５００人程度鈍物ｔＯ□膜を
成長させゲート酸化膜としコンタクト窓開は後ゲート電
極、ソース・ドレイン電極を形成する工程によって製造
されることが知られている。
また、他の方法として上記のゲート電極材料としてＡｌ
でなく多結晶シリコン（以下Ｐｏ１ｙ Ｓｔと記す）を
用いゲートそのものを拡散のマスクとして自己整合的に
ソース・ドレインを形成する工程によりＭＯＳＦＥＴが
製造されることも知られている。
でなく多結晶シリコン（以下Ｐｏ１ｙ Ｓｔと記す）を
用いゲートそのものを拡散のマスクとして自己整合的に
ソース・ドレインを形成する工程によりＭＯＳＦＥＴが
製造されることも知られている。
上記第１のＡｌをゲート電極としてＭＯＳＦＥＴを製造
する方法はＡ１が融点が約６５０℃と低いためＡｌゲー
トをマスクとしてソース・ドレインを形成するというい
わゆるセルファラインによる製造工程が出来ず工程が複
雑となる問題があった。
する方法はＡ１が融点が約６５０℃と低いためＡｌゲー
トをマスクとしてソース・ドレインを形成するというい
わゆるセルファラインによる製造工程が出来ず工程が複
雑となる問題があった。
次に上記第２のＰｏ１ｙ Ｓｉをゲート電極とじてＭＯ
ＳＦＥＴを製造する方法は上述の如（Ｐｏ１ｙ Ｓｔゲ
ートそのものを拡散のマスクとしソース・ドレインを形
成し得る点Ａｌ、Ｍｏ等の金属では利点があるが、Ｐｏ
１ｙ Ｓｉより高抵抗であり高速デバイス製造には不適
であった。
ＳＦＥＴを製造する方法は上述の如（Ｐｏ１ｙ Ｓｔゲ
ートそのものを拡散のマスクとしソース・ドレインを形
成し得る点Ａｌ、Ｍｏ等の金属では利点があるが、Ｐｏ
１ｙ Ｓｉより高抵抗であり高速デバイス製造には不適
であった。
また高融点金属（例えばＭｏ、Ｗ等）は低抵抗でしかも
上記セルファライン技術を用いることが可能であるが該
金属そのものの価格が高いこと、製造工程上酸化しやす
い等の問題が多い。
上記セルファライン技術を用いることが可能であるが該
金属そのものの価格が高いこと、製造工程上酸化しやす
い等の問題が多い。
本発明はＰｏ１ｙ Ｓｉより低抵抗のＡＩｌをゲート電
極材料として用い、しかも該Ａｌゲート電極をマスクと
してソース・ドレインをセルファラインで製造し得るＭ
ＯＳＦＥＴの製造方法を提供することを目的とする。
極材料として用い、しかも該Ａｌゲート電極をマスクと
してソース・ドレインをセルファラインで製造し得るＭ
ＯＳＦＥＴの製造方法を提供することを目的とする。
上記問題点は本発明によればシリコン基板上にＭＯＳＦ
ＥＴのゲート絶縁膜を形成する工程、該ゲート絶縁膜上
のゲート形成部に該ゲート絶縁膜とエツチングレートが
異なり、ゲートと同一形状のゲート部位絶縁膜を形成す
る工程績ゲート絶縁膜と該ゲート部位絶縁股上に該ゲー
ト絶縁膜とエツチングレートが異なる第３の絶縁膜を、
該ゲート部位絶縁膜を被覆し、しかも該ゲート絶縁膜上
では該ゲート部位絶縁膜の厚さ以上の厚さになるように
被覆形成する工程、該ゲート部位絶縁膜のみをエツチン
グ除去する工程、 次に該エツチング除去されたゲート部位にアルミニウム
をパターニング形成し、ゲート電極とする工程、 を含んでなることを特徴とする半導体装置の製造方法に
よって解決される。
ＥＴのゲート絶縁膜を形成する工程、該ゲート絶縁膜上
のゲート形成部に該ゲート絶縁膜とエツチングレートが
異なり、ゲートと同一形状のゲート部位絶縁膜を形成す
る工程績ゲート絶縁膜と該ゲート部位絶縁股上に該ゲー
ト絶縁膜とエツチングレートが異なる第３の絶縁膜を、
該ゲート部位絶縁膜を被覆し、しかも該ゲート絶縁膜上
では該ゲート部位絶縁膜の厚さ以上の厚さになるように
被覆形成する工程、該ゲート部位絶縁膜のみをエツチン
グ除去する工程、 次に該エツチング除去されたゲート部位にアルミニウム
をパターニング形成し、ゲート電極とする工程、 を含んでなることを特徴とする半導体装置の製造方法に
よって解決される。
本発明によれば予め５ｉＪ４等からなるゲート部位絶縁
膜を形成してソース・ドレイン領域形成した後、該ゲー
ト部位絶縁膜を除去し、その部位にＡｌゲートをセルフ
ァラインで形成し得る。
膜を形成してソース・ドレイン領域形成した後、該ゲー
ト部位絶縁膜を除去し、その部位にＡｌゲートをセルフ
ァラインで形成し得る。
以下本発明の実施例を図面に基づいて説明する。
第１Ａ図から第１Ｅ図は本発明の一実施例を説明するた
めの工程断面図である。
めの工程断面図である。
まず第１Ａ図に示すように従来の技術でも説明したよう
に通常の工程で、シリコン（１００）基板１上に例えば
Ｓ ｉ、０２からなるフィールド絶縁膜２、ゲート絶縁
膜３を形成した後、５ｉＪ４をＣＶＤ （化学的気相成
長）法で全面に堆積しゲートのパターニングと同様のパ
ターニングをＳｉ３Ｎ、に行ない５ｉＪ４からなるゲー
トと同一形状のゲート部位絶縁膜４を形成する。その後
ソース・ドレインの不純物注入を行ないアニールによる
活性化を行なう。
に通常の工程で、シリコン（１００）基板１上に例えば
Ｓ ｉ、０２からなるフィールド絶縁膜２、ゲート絶縁
膜３を形成した後、５ｉＪ４をＣＶＤ （化学的気相成
長）法で全面に堆積しゲートのパターニングと同様のパ
ターニングをＳｉ３Ｎ、に行ない５ｉＪ４からなるゲー
トと同一形状のゲート部位絶縁膜４を形成する。その後
ソース・ドレインの不純物注入を行ないアニールによる
活性化を行なう。
次に第１０図に示すようにＣＶＤ法によりゲート絶縁膜
と同一材質のＳｉＯ□からなる第３の絶縁膜５をゲート
部位絶縁膜４を十分に被覆できしかもゲート絶縁膜３上
ではゲート部位絶縁膜４の厚さ以上の程度の厚さに堆積
する。
と同一材質のＳｉＯ□からなる第３の絶縁膜５をゲート
部位絶縁膜４を十分に被覆できしかもゲート絶縁膜３上
ではゲート部位絶縁膜４の厚さ以上の程度の厚さに堆積
する。
次に第１Ｃ図に示すようにプラズマエツチング等により
エッチパンク（平坦化エツチング）を行ないゲート部位
絶縁膜４上面が露出する位置迄第３の絶縁膜５を除去す
る。
エッチパンク（平坦化エツチング）を行ないゲート部位
絶縁膜４上面が露出する位置迄第３の絶縁膜５を除去す
る。
次に第１Ｄ図に示すようにリン酸系エツチング液を用い
て５ｔＪ４からなるゲート部位絶縁膜４のみエッチオフ
し、次にＡｅを蒸着しパターニングすることにより第１
Ｅ図のようにＡｌゲートのＭＯＳＦＥＴがセルファライ
ンで形成できる。
て５ｔＪ４からなるゲート部位絶縁膜４のみエッチオフ
し、次にＡｅを蒸着しパターニングすることにより第１
Ｅ図のようにＡｌゲートのＭＯＳＦＥＴがセルファライ
ンで形成できる。
本実施例におけるソース・ドレインの活性化は第１Ａ図
の説明の最終工程で行なったが第１Ｅ図で説明したＡｌ
蒸着する前であればどの時点でも行なうことができる。
の説明の最終工程で行なったが第１Ｅ図で説明したＡｌ
蒸着する前であればどの時点でも行なうことができる。
なお、第１Ｄ図で説明した５ｉｚＮｓＢ’Ｊ４のエツチ
ングによりリン酸系エツチング液によるゲート酸化膜の
荒れを考慮して第１Ｄ図の段階で一度ゲート酸化膜３を
エッチオフして新たに熱酸化により形成してもよい。な
お５ｉＪ４膜以外に本実施例ではＳｉＣ等も使用できる
。
ングによりリン酸系エツチング液によるゲート酸化膜の
荒れを考慮して第１Ｄ図の段階で一度ゲート酸化膜３を
エッチオフして新たに熱酸化により形成してもよい。な
お５ｉＪ４膜以外に本実施例ではＳｉＣ等も使用できる
。
［発明の効果〕
以上説明したように本発明によれば／ｌゲートをＭＯＳ
ＦＥＴにセルファラインで形成することが可能となり従
来の多結晶シリコンをゲートとするＭＯＳＦＥＴより、
より高速化に寄与し得る。
ＦＥＴにセルファラインで形成することが可能となり従
来の多結晶シリコンをゲートとするＭＯＳＦＥＴより、
より高速化に寄与し得る。
第１Ａ図から第１−Ｅ図は本発明の一実施例を説明する
ための工程断面図である。 １・・・シリコン基板、 ２・・・フィールド絶縁１］１（ｓｔｏ、）、３・・・
ゲート絶縁膜（Ｓｉ（ｈ）、 ４・・・ゲート部位絶縁膜（ＳｉＪ４）、５・・・第３
の絶縁膜（ＳｉＯｚ）。
ための工程断面図である。 １・・・シリコン基板、 ２・・・フィールド絶縁１］１（ｓｔｏ、）、３・・・
ゲート絶縁膜（Ｓｉ（ｈ）、 ４・・・ゲート部位絶縁膜（ＳｉＪ４）、５・・・第３
の絶縁膜（ＳｉＯｚ）。
Claims (1)
- 【特許請求の範囲】 １、シリコン基板（１）上にＭＯＳＦＥＴのゲート絶縁
膜（３）を形成する工程、 該ゲート絶縁膜（３）上のゲート形成部に該ゲート絶縁
膜（３）とエッチングレートが異なり、ゲートと同一形
状のゲート部位絶縁膜（４）を形成する工程、 該ゲート絶縁膜（３）と該ゲート部位絶縁膜（４）上に
該ゲート絶縁膜（３）とエッチングレートが異なる第３
の絶縁膜（５）を、該ゲート部位絶縁膜（４）を被覆し
、しかも該ゲート絶縁膜（３）上では該ゲート部位絶縁
膜（４）の厚さ以上の厚さになるように被覆形成する工
程、 該ゲート部位絶縁膜（４）のみをエッチング除去する工
程、 次に該エッチング除去されたゲート部位にアルミニウム
をパターニング形成し、ゲート電極とする工程、 を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29532487A JPH01137673A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29532487A JPH01137673A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137673A true JPH01137673A (ja) | 1989-05-30 |
Family
ID=17819139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29532487A Pending JPH01137673A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040234A (en) * | 1996-07-30 | 2000-03-21 | Nec Corporation | Method of manufacturing semiconductor device without bird beak effect |
| JP2011061094A (ja) * | 2009-09-11 | 2011-03-24 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
-
1987
- 1987-11-25 JP JP29532487A patent/JPH01137673A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040234A (en) * | 1996-07-30 | 2000-03-21 | Nec Corporation | Method of manufacturing semiconductor device without bird beak effect |
| JP2011061094A (ja) * | 2009-09-11 | 2011-03-24 | Furukawa Electric Co Ltd:The | 電界効果トランジスタの製造方法 |
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