JP2918914B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置及びその製造方法に係わり、特
に２層の金属ゲートを有する半導体装置及びその製造方
法に関する。
に２層の金属ゲートを有する半導体装置及びその製造方
法に関する。
（従来の技術） 半導体装置の電極や配線としては周知のように多結晶
シリコン膜が広く利用されている。しかし、MOS型半導
体装置を微細化していく際に前記多結晶シリコン膜を用
いた場合困難な問題が生じてくる。
シリコン膜が広く利用されている。しかし、MOS型半導
体装置を微細化していく際に前記多結晶シリコン膜を用
いた場合困難な問題が生じてくる。
特に、ゲート電極としてP+型多結晶シリコン膜を用い
るＰ型のMOSFETにおいては、多結晶シリコン膜に導入し
たボロン（Ｂ）等の不純物イオンがゲート絶縁膜を突き
抜けて半導体基板に達することがあり、これは素子の設
計上大きな問題となる。さらに微細なMOSFETにおいて
は、適切な閾値を設定しようとすると基板の不純物濃度
が高くなって、キァリアの移動度が低下し素子の駆動能
力が悪くなるという問題があるため、仕事関係がシリコ
ンのバンド・ギャップの中間近くにくる金属をゲート材
料として用いることが検討されている。
るＰ型のMOSFETにおいては、多結晶シリコン膜に導入し
たボロン（Ｂ）等の不純物イオンがゲート絶縁膜を突き
抜けて半導体基板に達することがあり、これは素子の設
計上大きな問題となる。さらに微細なMOSFETにおいて
は、適切な閾値を設定しようとすると基板の不純物濃度
が高くなって、キァリアの移動度が低下し素子の駆動能
力が悪くなるという問題があるため、仕事関係がシリコ
ンのバンド・ギャップの中間近くにくる金属をゲート材
料として用いることが検討されている。
そこで、多結晶シリコンに代わる電極配線材料とし
て、熱的な安定性に優れた電気抵抗の低い高融点金属、
例えば、W,Moなどが有望視されている。しかしながら、
Ｗ膜とゲート酸化膜とは密着性が弱く、Ｗ膜と、Si基板
との間の応力には耐えられずＷ膜の剥離が頻繁に起こ
る。又、このような問題はMo膜でも同様である。
て、熱的な安定性に優れた電気抵抗の低い高融点金属、
例えば、W,Moなどが有望視されている。しかしながら、
Ｗ膜とゲート酸化膜とは密着性が弱く、Ｗ膜と、Si基板
との間の応力には耐えられずＷ膜の剥離が頻繁に起こ
る。又、このような問題はMo膜でも同様である。
また、従来の耐結晶シリコン膜を用いたゲートでは、
ゲート形成後の酸化工程によりゲート下端の角部を酸化
して、角部での電界集中を緩和することにより、ゲート
絶縁膜の耐圧を確保してきた。なぜならば、例えば、同
じ厚さで一様に形成されたゲート絶縁膜においては、ゲ
ート端での電界がゲート角部での電界集中のためにゲー
ト中央での電界に比較して５倍（ゲート絶縁膜の下の半
導体を一様な金属に置き換えてシミュレーションした場
合）近く高くなる。しかし、前述のＷ膜等に対しては、
このような後酸化工程が使用できず、ゲート絶縁膜の耐
圧が悪化する。
ゲート形成後の酸化工程によりゲート下端の角部を酸化
して、角部での電界集中を緩和することにより、ゲート
絶縁膜の耐圧を確保してきた。なぜならば、例えば、同
じ厚さで一様に形成されたゲート絶縁膜においては、ゲ
ート端での電界がゲート角部での電界集中のためにゲー
ト中央での電界に比較して５倍（ゲート絶縁膜の下の半
導体を一様な金属に置き換えてシミュレーションした場
合）近く高くなる。しかし、前述のＷ膜等に対しては、
このような後酸化工程が使用できず、ゲート絶縁膜の耐
圧が悪化する。
（発明が解決しようとする課題） このように、従来提案されてきたW,Mo膜をゲート電極
に用いる方法では、種々の長所が期待されるものの、密
着性、ゲート下端の角部形状などに問題が有り、実現が
難しかった。
に用いる方法では、種々の長所が期待されるものの、密
着性、ゲート下端の角部形状などに問題が有り、実現が
難しかった。
本発明は上記事情を考慮してなされたもので、上記、
高融点金属ゲート構造MOSFETを実現する上での困難を解
決することを目的とする。
高融点金属ゲート構造MOSFETを実現する上での困難を解
決することを目的とする。
（課題を解決するための手段） 本発明は、半導体基板上にＷ等の高融点金属によるゲ
ート電極を形成する際に、Ｗ膜の下に反応障壁層（バリ
アメタル）として、Ti,Zr,Hf等の窒化物、炭化物、ある
いは、ホウ化物層を薄く形成し、２層の金属ゲート電極
を有する構造を特徴とする。なお、これらのバリアメタ
ルとして用いる金属の化合物の仕事関数は、高融点金属
の仕事関数に近い値をもっている。また、このようなバ
リアメタルを後酸化することにより、従来の多結晶シリ
コン膜を用いたゲート電極の同様の後酸化形状を持った
ゲート電極が得られる。
ート電極を形成する際に、Ｗ膜の下に反応障壁層（バリ
アメタル）として、Ti,Zr,Hf等の窒化物、炭化物、ある
いは、ホウ化物層を薄く形成し、２層の金属ゲート電極
を有する構造を特徴とする。なお、これらのバリアメタ
ルとして用いる金属の化合物の仕事関数は、高融点金属
の仕事関数に近い値をもっている。また、このようなバ
リアメタルを後酸化することにより、従来の多結晶シリ
コン膜を用いたゲート電極の同様の後酸化形状を持った
ゲート電極が得られる。
（作用） 本発明によれば、ゲート絶縁膜との密着性のよい金属
化合物を反応障壁層（バリアメタル）として用いている
ために、ゲート金属の剥離の問題がない。また、ゲート
金属の後酸化形状が形成できるために、ゲート下端での
電界集中が緩和され、ゲート絶縁膜の耐圧が向上する。
これらの効果により高融点金属ゲート電極を用いた構造
を実現でき、微細なMOSFETの実現に適した構造が得られ
る。
化合物を反応障壁層（バリアメタル）として用いている
ために、ゲート金属の剥離の問題がない。また、ゲート
金属の後酸化形状が形成できるために、ゲート下端での
電界集中が緩和され、ゲート絶縁膜の耐圧が向上する。
これらの効果により高融点金属ゲート電極を用いた構造
を実現でき、微細なMOSFETの実現に適した構造が得られ
る。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は、本発明の一実施例によるMOS型半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
第２図に第１図に示した本発明の一実施例の工程断面
図を示す。
図を示す。
まず、第２図（ａ）に示すように、５Ωcm、ｐ（10
0）Si半導体基板21の上に0.6μｍのフィールド酸化膜2
2、および、絶縁膜としてシリコン酸化膜層23を熱酸化
により形成する。
0）Si半導体基板21の上に0.6μｍのフィールド酸化膜2
2、および、絶縁膜としてシリコン酸化膜層23を熱酸化
により形成する。
つぎに、第２図（ｂ）に示すように、前記シリコン酸
化膜層23上に200ÅのTiN膜（金属窒化物層）24を形成す
る。前記TiN膜24は200℃の基板温度にて、Tiのターゲッ
トをN2とAr（50％ずつ）の混合ガス中で圧力を5mTorrと
設定し、スパッタ法により形成する。
化膜層23上に200ÅのTiN膜（金属窒化物層）24を形成す
る。前記TiN膜24は200℃の基板温度にて、Tiのターゲッ
トをN2とAr（50％ずつ）の混合ガス中で圧力を5mTorrと
設定し、スパッタ法により形成する。
次いで、シリコン窒化物（Si3N4）25を、例えば、ス
パッタ法により全面に推積した後、通常のフォトリソグ
ラフィと反応性イオンエッチング（RIE）法によりこれ
らをゲート電極パターンとして形成する。
パッタ法により全面に推積した後、通常のフォトリソグ
ラフィと反応性イオンエッチング（RIE）法によりこれ
らをゲート電極パターンとして形成する。
つぎに、熱酸化により、前記TiN膜24の下部端の角部
を酸化し、第２図（ｃ）に示すような、角部のとれたTi
N膜24aの形状を形成する。ここで、TiN膜は側壁部から
酸化によるTiO2化が進行する。又、前記シリコン酸化膜
層23はゲート酸化膜23aとして形成される。
を酸化し、第２図（ｃ）に示すような、角部のとれたTi
N膜24aの形状を形成する。ここで、TiN膜は側壁部から
酸化によるTiO2化が進行する。又、前記シリコン酸化膜
層23はゲート酸化膜23aとして形成される。
その後、CVD法により酸化膜を全面に推積した後、反
応性イオンエッチングによる側壁残しにより、同図に示
すようにゲートの側面にのみ酸化膜26を形成する。
応性イオンエッチングによる側壁残しにより、同図に示
すようにゲートの側面にのみ酸化膜26を形成する。
次いで、第２図（ｄ）に示すように、弗酸を用いて前
記シリコン窒化膜25を除去する。
記シリコン窒化膜25を除去する。
その後、380℃の基板温度で、分圧0.173TorrのH2と分
圧0.013TorrのSiH4および0.065TorrのWF6を導入したCVD
反応炉内にて２分間の推積を行なうことにより、Ｗ膜
（金属膜）27を開口部のTiN膜24上に選択適に形成す
る。
圧0.013TorrのSiH4および0.065TorrのWF6を導入したCVD
反応炉内にて２分間の推積を行なうことにより、Ｗ膜
（金属膜）27を開口部のTiN膜24上に選択適に形成す
る。
次いで、第２図（ｅ）に示すように、イオン注入によ
りゲートに対して自己整合的にソース、ドレイン28の形
成がなされる。なおイオン注入は、同図（ｃ）の段階で
ゲート・パターンの形成後、それをマスクとしたものが
付加されてもよい。
りゲートに対して自己整合的にソース、ドレイン28の形
成がなされる。なおイオン注入は、同図（ｃ）の段階で
ゲート・パターンの形成後、それをマスクとしたものが
付加されてもよい。
さらに、通常の層間膜29形成、電極配管の形成工程を
行い、第１図に示したMOS型半導体装置の完成図が得ら
れる。
行い、第１図に示したMOS型半導体装置の完成図が得ら
れる。
この実施例によれば、ゲート絶縁膜23aとの密着性の
よい金属化合物を反応障壁層（バリアメタル）として用
いるていために、ゲート金属の剥離の問題がない。ま
た、ゲート金属の後酸化形状が形成できるために、ゲー
ト端での電界集中が緩和され、ゲート絶縁膜の耐圧が向
上する。後酸化形状を適切にすることによって、ゲート
端でのゲート絶縁膜中の電界をゲート中央での値に近づ
けることができる。このために、微細なMOSFETで要求さ
れる50Å以下の薄いゲート絶縁膜に対してもゲート絶縁
膜にかかる電界を耐圧（5MV/cm）以内に抑えることがで
きる。
よい金属化合物を反応障壁層（バリアメタル）として用
いるていために、ゲート金属の剥離の問題がない。ま
た、ゲート金属の後酸化形状が形成できるために、ゲー
ト端での電界集中が緩和され、ゲート絶縁膜の耐圧が向
上する。後酸化形状を適切にすることによって、ゲート
端でのゲート絶縁膜中の電界をゲート中央での値に近づ
けることができる。このために、微細なMOSFETで要求さ
れる50Å以下の薄いゲート絶縁膜に対してもゲート絶縁
膜にかかる電界を耐圧（5MV/cm）以内に抑えることがで
きる。
これらの効果により高融点金属ゲートを用いた構造が
実現でき、微細なMOSFETの実現に適した構造が得られ
る。
実現でき、微細なMOSFETの実現に適した構造が得られ
る。
第３図は、H2/H2Oを用いてW/TiN構造の電極パターン
を加工後、後酸化してTiN層の側壁酸化をした場合の実
施例である。
を加工後、後酸化してTiN層の側壁酸化をした場合の実
施例である。
まず、第３図（ａ）に示すように、ｐ（100）Si基板
上に0.6μｍのフィールド酸化膜32、および、ゲート絶
縁膜としてシリコン酸化膜33熱酸化により形成する。
上に0.6μｍのフィールド酸化膜32、および、ゲート絶
縁膜としてシリコン酸化膜33熱酸化により形成する。
先に、第３図（ｂ）に示すように200ÅのTiN膜34を反
応性スパッタで形成し、続いてWF6とSiH4およびH2を用
いたLPCVD法によって0.15μｍのＷ膜35を形成した後、
ゲート電極・配線パターンに加工する。
応性スパッタで形成し、続いてWF6とSiH4およびH2を用
いたLPCVD法によって0.15μｍのＷ膜35を形成した後、
ゲート電極・配線パターンに加工する。
続いて、ソース・ドレイン上の酸化膜を除去した後、
同図（ｃ）のようにAs+30KeVで１×1015cm-2イオン注入
し、次いで３％H2Oを含むH2中で850℃30分の後酸化を行
なう。するとTiN層の側壁部から酸化によりTiO2（38）
化が進行し体積膨張がおこるため、タングステン電極端
が上に持ち上げられる。また、同時にソース・ドレイン
上にはSiO237が形成される。H2/H2Oを用いたSi/Wの選択
酸化法については、既に特開昭60−9166号等で公知であ
る。本発明は、同様の雰囲気を用いて、Ｗ膜下の密着層
であるTiN膜で側壁酸化を行なうことに特徴がある。
同図（ｃ）のようにAs+30KeVで１×1015cm-2イオン注入
し、次いで３％H2Oを含むH2中で850℃30分の後酸化を行
なう。するとTiN層の側壁部から酸化によりTiO2（38）
化が進行し体積膨張がおこるため、タングステン電極端
が上に持ち上げられる。また、同時にソース・ドレイン
上にはSiO237が形成される。H2/H2Oを用いたSi/Wの選択
酸化法については、既に特開昭60−9166号等で公知であ
る。本発明は、同様の雰囲気を用いて、Ｗ膜下の密着層
であるTiN膜で側壁酸化を行なうことに特徴がある。
後酸化後、同図（ｅ）に示すようにLPCVD法で0.15μ
ｍのSi3N4を推積し、基板を冷却しながらCF4/O2/N2系ガ
スを用いてSi3N4側壁39を形成する。次いで通常の層間
膜形成、配線形成を行なうことによってMOSFETが完成す
る。このようにして形成したMOSFETであっても、前記実
施例による効果とほぼ同様のものが得られる。
ｍのSi3N4を推積し、基板を冷却しながらCF4/O2/N2系ガ
スを用いてSi3N4側壁39を形成する。次いで通常の層間
膜形成、配線形成を行なうことによってMOSFETが完成す
る。このようにして形成したMOSFETであっても、前記実
施例による効果とほぼ同様のものが得られる。
上記実施例では、ゲート電極材料としてＷを用いた
が、Mo,Cuなどの他の金属でもよい。反応障壁層としてT
iNを挙げたが、そのほかにZr,Hfなどの窒化物、炭化物
等でも同様の効果が得られる。
が、Mo,Cuなどの他の金属でもよい。反応障壁層としてT
iNを挙げたが、そのほかにZr,Hfなどの窒化物、炭化物
等でも同様の効果が得られる。
本発明によれば、W,Mo膜等の金属ゲートの半導体装置
にあっても、下地材料との密着性及びゲート下端の形状
が良好で電界集中の低減された半導体装置を得ることが
できる。
にあっても、下地材料との密着性及びゲート下端の形状
が良好で電界集中の低減された半導体装置を得ることが
できる。
第１図は、本発明の一実施例を説明するための断面図、
第２図（ａ）〜（ｅ）は、本発明の一実施例に係る製造
工程断面図、第３図は、本発明の他の実施例に係る製造
工程断面図である。 21,31……基板、 23,23a,33……ゲート酸化膜、 24,24a,34……TiN膜、 25,39……シリコン窒化膜、 26,37……シリコン酸化膜、 27,35……Ｗ膜、28……拡散層、 38……TiO2膜。
第２図（ａ）〜（ｅ）は、本発明の一実施例に係る製造
工程断面図、第３図は、本発明の他の実施例に係る製造
工程断面図である。 21,31……基板、 23,23a,33……ゲート酸化膜、 24,24a,34……TiN膜、 25,39……シリコン窒化膜、 26,37……シリコン酸化膜、 27,35……Ｗ膜、28……拡散層、 38……TiO2膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−76665（ＪＰ，Ａ) 特開 昭61−168264（ＪＰ，Ａ) 特開 昭61−166075（ＪＰ，Ａ) 特開 昭63−261755（ＪＰ，Ａ) 特開 昭63−42173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (6)
- 【請求項１】半導体基板上にゲート絶縁膜を介して、金
属窒化物、金属炭化物、あるいは、金属ホウ化物からな
る金属化合物の第１導電層を積層し、さらにその上に金
属からなる第２導電層を積層したゲード電極を有し、該
ゲート電極の両側にソース・ドレイン拡散層を有し、前
記第１導電層の側壁部には、酸化によって選択的に形成
された前記第１導電層を構成する金属の酸化物を有すこ
とを特徴とする半導体装置。 - 【請求項２】前記第１導電層がチタン、ジルコニウム、
あるいは、ハフニウムからなる金属化合物であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第２導電層がタングステン、モリブデ
ン、あるいは、銅であることを特徴とする請求項１又は
２記載の半導体装置。 - 【請求項４】半導体基板上にゲート絶縁膜を介して、金
属窒化物、金属炭化物、あるいは、金属ホウ化物からな
る金属化合物の第１導電層を積層し、さらにその上に金
属からなる第２導電層を積層してゲート電極を形成する
工程と、該ゲート電極の両側にセレファラインによるソ
ース・ドレイン拡散層を形成する工程と、前記第２導電
層に対して前記第１導電層を選択的に酸化することによ
り、前記第１導電層の端部に該第１導電層を構成する金
属の酸化物を選択的に形成する工程とを具備することを
特徴とする半導体装置の製造方法。 - 【請求項５】前記第１導電層がチタン、ジルコニウム、
あるいは、ハフニウムからなる金属化合物であることを
特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】前記第２導電層がタングステン、モリブデ
ン、あるいは、銅であることを特徴とする請求項４又は
５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21486389A JP2918914B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21486389A JP2918914B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0379078A JPH0379078A (ja) | 1991-04-04 |
| JP2918914B2 true JP2918914B2 (ja) | 1999-07-12 |
Family
ID=16662807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21486389A Expired - Lifetime JP2918914B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918914B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210111319A (ko) * | 2012-01-25 | 2021-09-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392141B1 (ko) * | 1998-11-30 | 2003-09-19 | 주식회사 대우일렉트로닉스 | 헤드 마운트 디스플레이 장치용 거울 및 렌즈 고정수단 |
| JP2001060630A (ja) | 1999-08-23 | 2001-03-06 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-08-23 JP JP21486389A patent/JP2918914B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210111319A (ko) * | 2012-01-25 | 2021-09-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR102412138B1 (ko) * | 2012-01-25 | 2022-06-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379078A (ja) | 1991-04-04 |
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Legal Events
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