JP2548313B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2548313B2 JP2548313B2 JP63179571A JP17957188A JP2548313B2 JP 2548313 B2 JP2548313 B2 JP 2548313B2 JP 63179571 A JP63179571 A JP 63179571A JP 17957188 A JP17957188 A JP 17957188A JP 2548313 B2 JP2548313 B2 JP 2548313B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、微細で高密度な素子を有する超LSIなどの
半導体装置の高速な動作を得るための多層配線の形成方
法に関するものである。
半導体装置の高速な動作を得るための多層配線の形成方
法に関するものである。
従来の技術 半導体基板にMIS構造の素子を超高密度に集積化し
た，いわゆる、超LSIを形成する場合、ゲート電極材と
してW,Ti,Moなどの高融点金属のシリサイド膜とポリシ
リコン膜との二層構造からなる配線構体、いわゆるポリ
サイド膜が、トランジスタの動作速度が速く，製造プロ
セスで加工が容易なことから、広く使用されている。微
細構造に適したLDD構造のポリサイドゲートMISトランジ
スタを製造する場合の従来法の一例を，第２図ａ〜ｄに
示す，素子断面構造略図による工程順図を用いて説明す
る。
た，いわゆる、超LSIを形成する場合、ゲート電極材と
してW,Ti,Moなどの高融点金属のシリサイド膜とポリシ
リコン膜との二層構造からなる配線構体、いわゆるポリ
サイド膜が、トランジスタの動作速度が速く，製造プロ
セスで加工が容易なことから、広く使用されている。微
細構造に適したLDD構造のポリサイドゲートMISトランジ
スタを製造する場合の従来法の一例を，第２図ａ〜ｄに
示す，素子断面構造略図による工程順図を用いて説明す
る。
第２図ａはｐ型のシリコン基板１にｎチャンネルのMO
Sトランジスタ素子を形成する場合で、ゲート絶縁膜と
しての酸化シリコン膜２を形成した後、ポリシリコン膜
３とシリサイド膜４とから成るポリサイド膜を形成し、
ポリサイド膜によるゲート電極をパターニングして、そ
のゲート電極をマスクとしてイオン注入を行なってソー
ス，ドレインとなるn-領域を形成する。
Sトランジスタ素子を形成する場合で、ゲート絶縁膜と
しての酸化シリコン膜２を形成した後、ポリシリコン膜
３とシリサイド膜４とから成るポリサイド膜を形成し、
ポリサイド膜によるゲート電極をパターニングして、そ
のゲート電極をマスクとしてイオン注入を行なってソー
ス，ドレインとなるn-領域を形成する。
次に，第２図ｂのように,CVD法でSiO2膜５を形成し、
さらに、アニールまたは酸化を行なって、このSiO2膜を
焼きしめする。
さらに、アニールまたは酸化を行なって、このSiO2膜を
焼きしめする。
次いで、第２図ｃに示すように、RIE法によるドライ
エッチングでSiO2膜５のエッチングを行ない、ゲート電
極の側面にSiO2膜５を残して、サイドウォールを形成す
る。このサイドウォールおよび上記ゲート電極をマスク
として、イオン注入を行ない、n+領域を形成することに
よって、LDD構造のソース・ドレイン領域を形成する。
エッチングでSiO2膜５のエッチングを行ない、ゲート電
極の側面にSiO2膜５を残して、サイドウォールを形成す
る。このサイドウォールおよび上記ゲート電極をマスク
として、イオン注入を行ない、n+領域を形成することに
よって、LDD構造のソース・ドレイン領域を形成する。
この後、第２図ｄのように、酸化を行なって，シリイ
サイド膜４の表面を酸化し、つづいて、CVD法により絶
縁膜８を堆積し、その上に第二層目の金属配線９を蒸着
し、所望のパターンに形成して、金属の多層配線が形成
される。
サイド膜４の表面を酸化し、つづいて、CVD法により絶
縁膜８を堆積し、その上に第二層目の金属配線９を蒸着
し、所望のパターンに形成して、金属の多層配線が形成
される。
発明が解決しようとする課題 このような方法において、例えばシリサイド膜４にタ
ングステンシリサイド（化学組成式WSix）を用いた場
合、ポリシリコン膜３とシリサイド膜４との密着性を良
くするため、膜成長時にはWSixの組成比ｘは、ｘ＞2,す
なわちSiリッチになるようにしている。しかし、第２図
ｂの段階でのべた,CVD法で形成したSiO2膜５をアニール
または酸化する工程で、WSix膜は膜中のグレイン成長が
生じ、ポリシリコン膜３からのSi原子の供給が少なくな
って、その組成比ｘは小さくなり２の値に近づく、この
ように、WSix膜の粒径が増大し、メタルリッチになった
状態で第２図ｄの段階でのべた，シリサイド膜４の表面
酸化を行なうと、急速に酸化され、タングステンの酸化
物が形成され、この結果、WSix膜表面が荒れ、さらに酸
化を進めるとWSix膜が剥離してしまうという，不都合が
生じる。
ングステンシリサイド（化学組成式WSix）を用いた場
合、ポリシリコン膜３とシリサイド膜４との密着性を良
くするため、膜成長時にはWSixの組成比ｘは、ｘ＞2,す
なわちSiリッチになるようにしている。しかし、第２図
ｂの段階でのべた,CVD法で形成したSiO2膜５をアニール
または酸化する工程で、WSix膜は膜中のグレイン成長が
生じ、ポリシリコン膜３からのSi原子の供給が少なくな
って、その組成比ｘは小さくなり２の値に近づく、この
ように、WSix膜の粒径が増大し、メタルリッチになった
状態で第２図ｄの段階でのべた，シリサイド膜４の表面
酸化を行なうと、急速に酸化され、タングステンの酸化
物が形成され、この結果、WSix膜表面が荒れ、さらに酸
化を進めるとWSix膜が剥離してしまうという，不都合が
生じる。
課題を解決するための手段 本発明は、第一回のアニールまたは酸化により、シリ
サイド膜の粒径が成長した後、シリサイド膜の表面にポ
リシリコン膜あるいはアモルファスシリコン膜を堆積す
る工程をそなえ、ついで、第二回目の酸化工程で前記ポ
リシリコン膜あるいはアモルファスシリコン膜を酸化す
る方法である。
サイド膜の粒径が成長した後、シリサイド膜の表面にポ
リシリコン膜あるいはアモルファスシリコン膜を堆積す
る工程をそなえ、ついで、第二回目の酸化工程で前記ポ
リシリコン膜あるいはアモルファスシリコン膜を酸化す
る方法である。
作用 第二回目の酸化を行なう前にシリコン基板全面にポリ
シリコン膜あるいはアモルファスシリコン膜を堆積する
ことによって、シリサイド膜の表面および側面のサイド
ウォール酸化膜の表面が覆われ、その後の酸化工程にお
いて、シリコンサイド膜への酸素原子の供給がゆっくり
と行なわれ、よって、シリサイド膜の急速な酸化を阻止
する。また、全面に覆ったポリシリコン膜あるいはアモ
ルファスシリコン膜からシリサイド膜にSi原子が供給さ
れることにより、シリサイド膜の組成比がメタルリッチ
になるのを阻止し、シリサイド膜の表面が平滑で、膜の
剥離が発生せず、良好な配線が形成される。
シリコン膜あるいはアモルファスシリコン膜を堆積する
ことによって、シリサイド膜の表面および側面のサイド
ウォール酸化膜の表面が覆われ、その後の酸化工程にお
いて、シリコンサイド膜への酸素原子の供給がゆっくり
と行なわれ、よって、シリサイド膜の急速な酸化を阻止
する。また、全面に覆ったポリシリコン膜あるいはアモ
ルファスシリコン膜からシリサイド膜にSi原子が供給さ
れることにより、シリサイド膜の組成比がメタルリッチ
になるのを阻止し、シリサイド膜の表面が平滑で、膜の
剥離が発生せず、良好な配線が形成される。
実施例 本発明の実施例の詳細を、第１図の素子断面略図によ
る工程順図を用いて説明する。第１図ａ〜ｃは、第２図
のａ〜ｃと同じで、LDD構造のポリサイドゲート・MOSト
ランジスタを形成する方法における，サイドウォール形
成工程までを示している。この場合、ゲート絶縁膜とし
ての酸化シリコン膜２の厚さは30nmであり、この上に形
成されたポリサイド・ゲート電極のポリシリコン膜３お
よびシリサイド膜４の各厚さは，それぞれ,250nmおよび
250nmである。またサイドウォール形成用のCVD法によっ
て形成したSiO2膜５は厚さ300nmで、アニールは、900℃
で30分の酸化処理によって行なった。サイドウォールの
形成は、通常のRIE法によるドライエッチングで行な
い、さらに、ソース・ドレインのn-領域およびn+領域の
形成は，それぞれ，燐イオン注入、および砒素イオン注
入によって行なった。n+領域形成の砒素イオン注入後
は、硫酸と過酸化水素系の洗浄液でクリーニングを行な
った後、フッ酸（HF）液で表面の自然酸化膜を除去し、
第１図ｄのように、約15nmのポリシリコン膜６をスパッ
タ法により蒸着した。次に、第１図ｅに示すように、90
0℃のパイロジェニック酸化法でポリシリコン膜６を酸
化して、シリサイド表面およびサイドウォール表面に約
40nmの厚さの酸化膜７を形成し、さらに、プラズマCVD
法により0.8μｍの酸化膜８を堆積し、その上に厚さ約
１μｍのAl配線９を形成することによってポリサイド配
線とAl配線との金属による二層配線を形成する。この
際、シリサイド膜４の上に堆積したポリシリコン膜６は
上述の酸化工程で全てSiO2膜７となり、ポリサイド配線
と隣のポリサイド配線との間でショートすることはな
い。
る工程順図を用いて説明する。第１図ａ〜ｃは、第２図
のａ〜ｃと同じで、LDD構造のポリサイドゲート・MOSト
ランジスタを形成する方法における，サイドウォール形
成工程までを示している。この場合、ゲート絶縁膜とし
ての酸化シリコン膜２の厚さは30nmであり、この上に形
成されたポリサイド・ゲート電極のポリシリコン膜３お
よびシリサイド膜４の各厚さは，それぞれ,250nmおよび
250nmである。またサイドウォール形成用のCVD法によっ
て形成したSiO2膜５は厚さ300nmで、アニールは、900℃
で30分の酸化処理によって行なった。サイドウォールの
形成は、通常のRIE法によるドライエッチングで行な
い、さらに、ソース・ドレインのn-領域およびn+領域の
形成は，それぞれ，燐イオン注入、および砒素イオン注
入によって行なった。n+領域形成の砒素イオン注入後
は、硫酸と過酸化水素系の洗浄液でクリーニングを行な
った後、フッ酸（HF）液で表面の自然酸化膜を除去し、
第１図ｄのように、約15nmのポリシリコン膜６をスパッ
タ法により蒸着した。次に、第１図ｅに示すように、90
0℃のパイロジェニック酸化法でポリシリコン膜６を酸
化して、シリサイド表面およびサイドウォール表面に約
40nmの厚さの酸化膜７を形成し、さらに、プラズマCVD
法により0.8μｍの酸化膜８を堆積し、その上に厚さ約
１μｍのAl配線９を形成することによってポリサイド配
線とAl配線との金属による二層配線を形成する。この
際、シリサイド膜４の上に堆積したポリシリコン膜６は
上述の酸化工程で全てSiO2膜７となり、ポリサイド配線
と隣のポリサイド配線との間でショートすることはな
い。
発明の効果 本発明によると、シリサイド膜をポリシリコ膜で覆
い、表面の上記ポリシリコン膜の酸化が行なわれた後
に、下層のシリサイド膜表面の酸化が行なわれる。よっ
て、シリサイドがゆるやかに酸化されること、およびシ
リサイドにSi原子が上面および下面から供給されるいも
のでメタル・リッチに成り難く、したがって、シリサイ
ド膜表面が平滑で、膜の剥離が発生せず、この結果、良
好なポリサイド配線が形成される。これによりポリサイ
ド配線のショートおよび断線が大幅に減少するととも
に、配線の表面が平滑で、かつ上層の配線の下地も平坦
に成り、上層のAl配線との層間ショートが減少し、良好
な配線が形成でき、半導体集積回路の歩留が大幅に向上
する。
い、表面の上記ポリシリコン膜の酸化が行なわれた後
に、下層のシリサイド膜表面の酸化が行なわれる。よっ
て、シリサイドがゆるやかに酸化されること、およびシ
リサイドにSi原子が上面および下面から供給されるいも
のでメタル・リッチに成り難く、したがって、シリサイ
ド膜表面が平滑で、膜の剥離が発生せず、この結果、良
好なポリサイド配線が形成される。これによりポリサイ
ド配線のショートおよび断線が大幅に減少するととも
に、配線の表面が平滑で、かつ上層の配線の下地も平坦
に成り、上層のAl配線との層間ショートが減少し、良好
な配線が形成でき、半導体集積回路の歩留が大幅に向上
する。
第１図は、本発明実施例のポリサイド・ゲート配線を有
する超LSIの作成工程を説明するための素子断面略図に
よる工程図、第２図は従来例を説明するための素子断面
略図による工程図を示す。 １……シリコン基板、２……ゲート酸化膜、３……ポリ
シリコン・ゲート電極、４……シリサイド・ゲート電
極、５……サイドウォール酸化膜、６……ポリシリコン
膜、７……ポリシリコンを酸化した酸化膜、８……絶縁
膜、９……Al配線。
する超LSIの作成工程を説明するための素子断面略図に
よる工程図、第２図は従来例を説明するための素子断面
略図による工程図を示す。 １……シリコン基板、２……ゲート酸化膜、３……ポリ
シリコン・ゲート電極、４……シリサイド・ゲート電
極、５……サイドウォール酸化膜、６……ポリシリコン
膜、７……ポリシリコンを酸化した酸化膜、８……絶縁
膜、９……Al配線。
Claims (1)
- 【請求項１】半導体基板の上に形成されたゲート絶縁膜
の上に、第１のポリシリコン膜と高融点金属のシリサイ
ド膜とからなるポリサイド膜によるゲート電極を形成し
た後、全面に酸化シリコン膜を形成する工程、前記ゲー
ト電極の側壁部以外の前記酸化シリコン膜を除去する工
程、全面に第２のポイシリコン膜あるいはアモルファス
シリコン膜を堆積し、ついで、前記第２のポリシリコン
膜あるいは前記アモルファスシリコン膜を酸化する工程
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179571A JP2548313B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179571A JP2548313B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228931A JPH0228931A (ja) | 1990-01-31 |
| JP2548313B2 true JP2548313B2 (ja) | 1996-10-30 |
Family
ID=16068067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179571A Expired - Fee Related JP2548313B2 (ja) | 1988-07-19 | 1988-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548313B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3221924B2 (ja) * | 1992-08-07 | 2001-10-22 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2882786B1 (ja) | 1998-04-14 | 1999-04-12 | 長野計器株式会社 | センサの信号処理回路 |
| DK1188022T3 (da) * | 1999-05-21 | 2010-07-12 | Barlow Projects Inc | Forbedret forbrændingssystem til massebrændstof |
-
1988
- 1988-07-19 JP JP63179571A patent/JP2548313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228931A (ja) | 1990-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |