KR100377458B1 - 게이트전극의형성방법 - Google Patents

게이트전극의형성방법 Download PDF

Info

Publication number
KR100377458B1
KR100377458B1 KR1019950031829A KR19950031829A KR100377458B1 KR 100377458 B1 KR100377458 B1 KR 100377458B1 KR 1019950031829 A KR1019950031829 A KR 1019950031829A KR 19950031829 A KR19950031829 A KR 19950031829A KR 100377458 B1 KR100377458 B1 KR 100377458B1
Authority
KR
South Korea
Prior art keywords
film
gate electrode
wsi
melting point
forming
Prior art date
Application number
KR1019950031829A
Other languages
English (en)
Other versions
KR960012477A (ko
Inventor
고마쓰히로시
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR960012477A publication Critical patent/KR960012477A/ko
Application granted granted Critical
Publication of KR100377458B1 publication Critical patent/KR100377458B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

WSix층 단독이라도, SiO2막에 대한 밀착성이 우수하고, 게이트산화막의 내압(耐壓)을 양호하게 유지가능한 게이트전극을 형성한다.
WF6의 SiCl2H2환원에 의한 LPCVD에 의하여, Si조성비 x의 값이 2.7 이상, 바람직하게는 3.0 이상의 WSix층(5i)을 성막한다. 이 WSix층(5i)은 F원자의 취입이 적으므로, Si원자의 결합수(結合手)는 게이트산화막(4)의 O원자와 충분히 결합할 수 있다. nMOS, pMOS 양 트랜지스터의 형성영역에 있어서 WSix층(5i)에 각각 n형과 p형의 불순물을 이온주입한 후, 이것을 패터닝하면, 일함수가 제어된 게이트전극(5na),(5pa)을 형성할 수 있고, 임계치전압 Vth을 대칭화할 수 있다.
저저항으로 박형(薄型)의 게이트전극이 저코스트로 실현되고, MOS트랜지스터의 고집적화, 동작고속화에 기여한다.

Description

게이트 전극의 형성방법 {FORMATON OF GATE ELECTRODE}
본 발명은 MOS트랜지스터 등의 반도체소자에 사용되는 게이트전극의 형성방법에 관한 것이며. 특히 이 게이트전극을 고융점 금속실리사이드막 단독으로 형성함으로써, 저코스트, 저저항, 우수한 밀착성, 고게이트내압(耐壓)이라는 요건을 모두 만족시키고, 또 이 게이트전극의 일함수를 제어함으로써 구동능력의 향상과 고도의 미세화에의 대응을 도모하는 방법에 관한 것이다.
동일 기판상에 n형 MOS트랜지스터(nMOS)와 p형 MOS트랜지스터(pMOS)를 공존시킨 상보형(相補型) MOS트랜지스터(CMOS)회로는 양 트랜지스터의 온시만 전류가 흐르므로 소비전력이 낮고, 또 그 구조로부터 미세화나 고집적화에 적합하고, 고속동작이 실현가능하다는 이점을 가지고, 메모리계 디바이스나 로직계 디바이스를 비롯한 많은 LSI의 구성요소로서 널리 사용되고 있다.
이 CMOS회로에는, 벌크기판상에 형성되는 것뿐만 아니고, 소자간의 완전분리가 가능한 SOI (Silicon On Insulator)기판을 이용한 것도 있다. 두께 500nm 정도의 Si활성층을 가지는 SOI기판을 사용함으로써 , 소프트에러의 억제, 및 CMOS회로 특유의 유해한 도통현상인 래치업의 억제가 가능하게 되는 것은 연구의 비교적 이른 시기부터 나타나고 있었다. 이에 더하여 근년에는, Si활성층을 100nm 정도까지 박막화하고, 또 채널불순물농도를 저하 (대략 1×1017/ ㎤ 이하)하여 대략 Si활성층의 두께방향의 전체를 공핍화(空乏化)시키면, 단(短)채널효과의 억제나 전류구동능력의 향상 등, 우수한 성능이 얻어지는 것이 명백하게 되어 있다.
그런데, 근년의 MOS트랜지스터의 게이트전극에 대해서는, (1) 구성재료의 선택, 및 (2) 미세화에 대응한 일함수의 제어라는 2가지 큰 검토테마가 있다.
먼저, (1)의 구성재료의 선택에 대하여 설명한다. 종래부터 MOS트랜지스터의 게이트전극재료로서는, nMOS, pMOS 모두 n+형 폴리실리콘막, 또는 이위에 고융점 금속실리사이드막을 적층한 폴리사이드막이 사용되어 왔다. n+형 폴리실리콘막이 사용되는 것은 이 막이 고온프로세스에도 잘 견디기 때문이다. 그러나, n+형 폴리실리콘의 시트저항은 100nm의 막두께에서 약 100Ω / □나 되어, LSI의 미세화 및 고집적화의 진전과 함께, 폴리실리콘 게이트전극의 배선저항에 의한 신호의 지연이 LSI의 동작속도에 대하여 무시할 수 없는 레벨로 되어 왔다. 이러한 배경으로부터, 불순물함유 폴리실리콘층에 비하여 어닐 후에 1오더 이상 낮은 시트저항이 얻어지는 고융점 금속실리사이드가 주목되게 되었다. 이 고융점 금속실리사이드의 대표예는 WSix(텅스텐 실리사이드)이다. 또한, 이 재료는 불순물함유 폴리실리콘막보다 일함수가 크고, 후술하는 바와 같은 일함수에 의한 임계치전압 Vth제어에도 유망하다. 그러나, WSix막은 다음의 이유에 의하여, 단층으로 게이트전극으로서 사용되기에는 이르지 않고 있다.
첫째로, WSix막은 SiO2막에 대한 밀착성이 부족하다는 문제가 있다. 예를 들면, WF6(6불화 텅스텐) / SiH4(실란)혼합가스계를 사용하는, 이른바 실란환원 CVD로 이것을 성막한 경우, CVD이므로 스퍼터링과는 달리, 베이스의 SiO2막에 대한 조사(照射)손상은 양호하게 억제되는 반면, WSix막은 매우 박리되기 쉬워진다. 이것은실란환원 CVD로 성막된 WSix막에 통상 1020/ ㎤나 되는 오더로 F원자가 함유되어 있어서, SiO2막의 O원자와 결합할 Si원자의 결합수(結合手)가 F원자로 소비되고 있기 때문이라고 생각되고 있다.
둘째의 문제는, WSix막의 피산화특성이 나쁘고, 막이 취약화되기 쉬운 것이다. WSix와 같이 W와 Si가 공존하는 계에서는, Si가 먼저 산화되어 표면에 안정된 SiO2막이 형성될 가능성이 있고, 외부로부터 충분량의 Si가 공급되는 계라면, 이 SiO2막에 의하여 WSix막의 표면이 보호된다 그러나, WSix막 단독으로는 표면의 보호를 행하기에 충분한 막두께의 SiO2막이 생성되지 않고, 이 결과, 증기압이 높은 WOx가 생성하여 막이 취약화되는 원인으로 된다.
이상과 같은 이유에 의하여, 서브미크론 (0.7∼0.8㎛) 이후의 세대에서는, WSix막은 단층막은 아니고, n+형 폴리실리콘층상에 적층한 이른바 W-폴리사이드 (텅스텐 폴리사이드)막의 형태로, 게이트전극재료 또는 메모리 / 로직계 디바이스의 다층배선재료로서 널리 사용되고 있다. 이것은 베이스의 SiO2막과의 계면에는 종래부터 사용실적이 있고, 특성도 잘 이해되고 있는 폴리실리콘막을 사용하고, 저저항화는 그 위에 적층된 WSix막으로 도모한다는 생각에 기초하고 있다.
다음에 , (2) 미세화에 대응한 일함수의 제어에 대하여 설명한다.
종래부터 MOS트랜지스터의 게이트전극의 구성재료로서 n+형 폴리실리콘막,또는 이 위에 고융점 금속실리사이드막을 적층한 폴리사이드막이 이용되어 온 배경에는, 전술한 내열성 외에, 채널프로파일이 매입형으로 되므로 높은 벌크이동도를 이용하여 동작을 고속화할 수 있다는 것이 있다. 그러나, 매입채널형의 MOS트랜지스터에서는, 소스 / 드레인영역으로부터 박출(迫出)하고 있는 공핍층의 선단이 게이트전계의 영향에 의하여 기판의 깊은 부분에서 서로 접근하므로, 펀치스루가 생기기 쉬운 문제가 있다. 따라서, 디자인룰이 디프서브미크론 이하로 축소되는 세대에서는, 매입채널형에서는 단채널효과의 억제가 곤란하게 되고, 그러므로 표면채널형의 채용이 요망된다.
CMOS에 있어서는 또한 nMOS와 pMOS의 임계치전압 Vth을 대칭화하는 것이 요구된다. nMOS, pMOS의 어느 게이트전극에도 n+형 폴리실리콘막을 사용하고 있던 종래의 CMOS회로에서는, nMOS와 pMOS와의 사이에 일함수차가 존재하고, 이 차에 기인하여 임계치전압(Vth)이 비대칭으로 되어 있다. CMOS인버터로서 기본게이트를 구성한 경우의 신호전달특성을 대칭화하기 위해서는, Vth를 대칭화할 필요가 있지만, 통상은 pMOS의 채널영역에 얕게 붕소를 이온주입하여, 양 트랜지스터의 Vth를 대략 같게 (통상은 1V 이하) 설정하고 있다. 그러나, Vth조정용의 이온주입에 의하여 기판표면의 불순물농도를 상승시키면, 기판표면 부근의 캐리어이동도가 저하하여 동작고속화에 불리하게 된다.
SOI기판상의 MOS트랜지스터에 대해서도, 동일 문제가 일어난다. 즉, n+형 폴리실리콘게이트전극을 가지는 nMOS의 Vth를 엔한스멘트형에 필요한 0.5∼1.0V로 설정하려고 하면, 필요한 채널불순물농도는 1017/ ㎤ 이상이나 되는 오더로 뛰어올라 버린다.
또한, 게이트길이가 0.1㎛ 레벨에까지 미세화되었을 때에는, 트랜지스터 1개당의 Vth제어에 기여하는 채널불순물의 절대수가 적어져서, 통계적인 불안정에 의한 Vth의 변동이 상대적으로 무시할 수 없게 되는 것이, 1994년 심포지움 온 VLSI테크놀로지 초록집, 강연번호 2.3에 보고되어 있다. 이와 같이, 고속화의 장해 또는 불안정의 문제를 피하기 어려운 채널불순물을 사용한 Vth제어는 결국 한계에 부딪친다. 따라서, 채널프로파일을 표면채널형으로 하고, 또 채널불순물농도가 낮은 영역에서 양호한 Vth조정을 행하기 위해서는, 게이트전극의 일함수의 제어가 불가결이다.
일함수에 의한 Vth제어의 구체예로서는, 먼저 nMOS의 게이트전극에 n+형 폴리실리콘막, pMOS의 게이트전극에 p+형 폴리실리콘막을 각각 사용한, 이른바 듀얼 게이트형의 CMOS가 알려져 있다.
1994년 심포지움 온 VLSI테크놀로지 초록집, 연제번호 2.2에는, SOI기판상에 형성된 p+-n+더블게이트형의 MOS트랜지스터가 제시되어 있다. 이것은 프론트게이트전극에 p+형 폴리실리콘막, 백게이트전극에 n+형 폴리실리콘막을 사용한 MOS트랜지스터이고, 단채널효과를 억제하면서 Vth를 0.3V 미만으로 저하시키는 것에 성공하고 있다.
또, 1993년 IEDM 초록집, 연제번호 30.2.1에는, SOI기판상에 50%의 Ge를 함유하는 다결정 SiGe를 사용하여 게이트전극을 형성한 MOS트랜지스터가 제시되어 있다. 여기서는, 채널불순물농도가 낮아도 Vth를 0.5V 근방까지 내려서, 완전디플리션형이고 온도에 의한 Vth변동이 적은 CMOS의 작성에 성공하고 있다.
또한, 1985년 IEDM 초록집, 연제번호 15.5에는, 1×1012-15/ ㎠의 오더로 불순물을 도핑한 Si리치의 MoSix게이트전극을 사용한 CMOS가 제시되어 있다. 이 CMOS에서는, MoSix막과 게이트산화막과의 계면에 페르미준위의 변화가 온도에 의존하는 비축퇴형(非縮退型)의 Si층을 편석(偏析)시킴으로써, 온도에 의한 Vth의 변동을 보상하고 있다.
그러나, 이러한 경위로 실용화되어 온 W-폴리사이드막, 및 종래부터 검토되고 있는 일함수에 의한 Vth제어에는, 다음과 같은 문제가 있다.
먼저, W -폴리사이드막에 관한 문제점에 대하여 설명한다.
W-폴리사이드막은 드라이에칭에 의한 이방성(異方性)가공이 곤란하다. 이것은 상층측의 WSix막의 주에칭종이 염소, 하층측의 폴리실리콘막의 고선택 에칭을 행하기 위한 주에칭종이 브롬이라는 것과 같이, 양자의 최적에칭조건이 크게 상이하고, 양 층에 대하여 모두 이방성가공을 달성하려고 하면, 도중에 에칭조건을 전환하는 멀티스텝프로세스가 필요하게 되기 때문이다. 그러나, 게이트전극의 박막화에 따라서 전환타이밍의 어긋남에 대한 마진이 감소하고 있는데다가, 타이밍판정 그 자체가 LSI의 표면단차(段差)의 증대와 함께 곤란하게 되어 있다. 따라서, 드라이에칭장치에 현저하게 고도의 제어성이 구비되어 있지 않은 한, W-폴리사이드막의 가공은 곤란하다.
둘째로, WSix막의 성막 전에는 엄밀한 폴리실리콘표면의 세정을 요한다. W - 폴리사이드막의 성막공정에서는, 폴리실리콘막을 성막한 후에 일단 웨이퍼를 대기개방하지만, WSix막을 양호한 밀착성을 가지고 적층하기 위해서는, 이 대기개방시에 이 폴리실리콘막의 표면에 성장하는 자연산화막을 완전히 제거하지 않으면 안된다. 자연산화막의 제거는 통상 희불산수용액에 웨이퍼를 침지하는 딥세정에 의하여 행해지고 있지만, 웨이퍼의 건조시에 액적(液滴)이 부착한 부분에 자연산화막이 남는 현상, 이른바 워터마크가 발생하여, 수율을 현저하게 저하시키는 것이 문제로 되어 있다. 이 문제를 해결하기 위하여, 클러스터툴을 사용하여, 웨이퍼를 도중에 대기개방하지 않고 폴리실리콘막과 WSix막과의 연속성막을 행하는 것도 생각되나, 코스트메리트가 있는가의 여부는 아직 명확하지는 않다.
셋째로, WSix막이 폴리실리콘막과 적층됨으로써, 게이트산화막의 증속산화가생길 우려가 있다. WSix막에는 전술한 바와 같이, 성막원료가스인 WF6에 유래하는 F원자가 대량으로 취입되어 있지만, 이 F원자가 게이트산화막중에 확산하면, 다음 식의 반응
이 진행하여, F원자의 취입이 계속되는 동시에, 유리(遊離)된 산소가 방출된다. 이 방출된 산소는 게이트산화막과 폴리실리콘막과의 사이의 계면에 확산하여 새로운 산화막을 성장시키므로, 게이트산화막의 막두께를 변동시키고, 그 결과로서 MOS트랜지스터의 임계치전압 Vth을 불균일하게 하는 원인으로 된다.
넷째로, 하층측의 폴리실리콘막은 저저항화에는 거의 기여하고 있지 않고, W - 폴리사이드막의 총체적인 시트저항은 100nm의 막두께의 경우 (WSix막 50nm + 폴리실리콘막 50nm)는 대략 20Ω/ □가 한도이다, 따라서, LSI의 높이방향의 미세화를 도모하는 관점에서도 불리하다.
다섯째로, W - 폴리사이드막은 2층 구조를 취하므로, 전처리, 성막, 막의 가공이라는 모든 스텝에 있어서 불가피적으로 공정수가 증대하거나, 공정이 복잡화하거나 한다. 이것은 LSI의 제조코스트를 상승시키는 원인으로 된다.
이와 같이, W - 폴리사이드막은 시트저항이나 코스트를 어느 정도 희생으로 하면서 사용되어 온 것이고, 그 2층 구조에 특유의 문제점도 안고 있다. 따라서, SiO2막에 대한 밀착성이나 피산화특성상의 문제점이 해결되면, WSix막을 단독으로게이트전극으로서 사용하는 편이 저항이나 코스트의 면에서 훨씬 유리하다. 또, n+형 폴리실리콘막 보다 일함수가 큰 WSix막은 Vth제어에도 유효하다. 이와 같은 것은 WSix막 이외의 고융점 금속실리사이드막에 대해서도 말할 수 있다.
다음에, 종래의 일함수에 의한 Vth제어의 문제점에 대하여 설명한다.
먼저, n+형과 p+형의 폴리실리콘막을 사용한 듀얼게이트형 CMOS에 대해서는, nMOS 및 pMOS의 채널프로파일을 모두 표면채널형으로 함으로써 펀치스루내성(耐性)을 향상시킬 수 있지만, 게이트전극의 일함수에 따른 채널불순물농도의 조정은 여전히 필요하다. 또한, 게이트길이가 0.1㎛레벨까지 미세화 된 경우에는, 채널불순물농도가 1018/ ㎤의 오더에 달하고, 이것이 트랜지스터의 전류구동능력을 열화시키는 원인으로 된다.
한편, 전술한 p+-n+더블게이트를 사용하는 수법은 SOI기판상의 트랜지스터에 한정되는 것이고, 또한 Vth가 활성영역으로 되는 Si막이나 게이트산화막의 막두께에 매우 민감하므로, 디바이스설계의 자유도가 감소하는 결점이 있다.
또, 전술한 SiGe를 사용하여 게이트전극을 사용하는 수법은 미드밴드갭 근방의 일함수의 제어가 곤란하다.
또한, 전술한 MoSix게이트전극을 사용하는 수법에서는, MoSix막의 성막을 스퍼터링법으로 행하고 있으므로, 스텝 커버리지의 불량에 기인하는 단차부분에서의배선저항의 상승이나, 성막시의 이온조사손상에 기인하는 게이트 산화막의 내압열화를 면할 수 없어서, 장래의 미세디바이스에 적용하기에는 불충분하다.
이와 같이, 종래부터 MOS트랜지스터의 게이트전극의 일함수제어가 여러가지 제안되어 있지만, 아직 결정적인 수단이 결여되어 있는 것이 실정이다.
그래서, 본 발명은 MOS트랜지스터 등의 반도체소자의 게이트전극을 고융점 금속실리사이드막 단독으로 형성한 경우에도, 저코스트, 저저항, 우수한 밀착성, 고게이트내압이라는 요건을 모두 만족할 수 있고, 또한 그 일함수의 제어를 통하여 채널불순물농도가 낮은 영역에서도 양호한 Vth제어를 가능하게 하는 게이트전극의 형성방법을 제안하는 것을 목적으로 한다.
도 1은 본 발명을 적용하여 형성한 WSix(x = 2.8) 게이트전극을 가지는 MOS커패시터의 게이트절연막의 내압특성을 나타낸 히스토그램.
도 2는 본 발명을 적용하여 형성한 WSix(x=2.9) 게이트전극을 가지는 MOS커패시터의 게이트절연막의 내압특성을 나타낸 히스토그램.
도 3은 본 발명을 적용하여 형성한 WSix(x=3.0) 게이트전극을 가지는 MOS커패시터의 게이트절연막의 내압특성을 나타낸 히스토그램.
도 4는 비교를 위하여 종래의 폴리실리콘게이트전극을 가지는 MOS커패시터의 게이트절연막의 내압특성을 나타낸 히스토그램.
도 5는 본 발명을 CMOS트랜지스터의 게이트전극의 형성에 적용한 프로세스예에 있어서, n형 Si기판상에 p형 웰, 소자분리영역, 게이트산화막을 형성한 상태를 나타낸 모식적 단면도.
도 6은 도 5의 기판상에 WSix층과 오프셋 SiO2막을 순차 적층한 상태를 나타낸 모식적 단면도.
도 7은 도 6의 오프셋 SiO2막과 WSix층을 순차 드라이에칭하여 게이트전극을형성하고, 저농도의 소스/드레인영역을 형성한 상태를 나타낸 모식적 단면도.
도 8은 도 7의 게이트전극의 측벽면에 사이드월을 형성하고, 고농도의 소스/드레인영역을 형성한 상태를 나타낸 모식적 단면도.
도 9는 도 8의 기판상에서 SiO2층간절연막의 형성, 콘택트홀의 개구, 배선의 형성을 행하여, CMOS트랜지스터를 완성한 상태를 나타낸 모식적 단면도.
도 10은 본 발명을 CMOS트랜지스터의 게이트전극의 형성에 적용한 다른 프로세스예에 있어서, nMOS형성영역내의 WSix층에 n형 불순물의 이온주입을 행하고 있는 상태를 나타낸 모식적 단면도.
도 11은 pMOS형성영역내의 상기 WSix층에 p형 불순물의 이온주입을 행하고 있는 상태를 나타낸 모식적 단면도.
도 12는 도 11의 WSix층상에 오프셋 SiO2막을 적층한 상태를 나타낸 모식적 단면도.
도 13은 도 12의 기판상에서 게이트전극의 패터닝, 사이드월의 형성, 소스/드레인영역의 형성, SiO2층간절연막의 형성, 콘택트홀의 개구, 배선의 형성을 행하여, CMOS트랜지스터를 완성한 상태를 나타낸 모식적 단면도.
도 14는 본 발명을 CMOS트랜지스터의 게이트전극의 형성에 적용한 또다른 프로세스예에 있어서, n형 및 p형 불순물을 도입한 WSix층상에 제1의 SiN막과 오프셋 SiO2막을 순차 적층한 상태를 나타낸 모식적 단면도.
도 15는 도 14의 WSix층을 패터닝하여 게이트전극을 형성하고, 저농도의 소스/드레인영역을 형성하고, 이 위에 제2의 SiN막과 사이드월형성용의 SiO2막을 순차 적층한 상태를 나타낸 모식적 단면도.
도 16은 도 15의 제2의 SiN막과 SiO2막을 에치백하여 사이드월을 형성하고, 고농도의 소스/드레인영역을 형성한 상태를 나타낸 모식적 단면도.
도 17은 도 16의 기판상에서 SiO2층간절연막의 형성, 콘택트홀의 개구, 배선의 형성을 행하여, CMOS트랜지스터를 완성한 상태를 나타낸 모식적 단면도.
* 도면의 주요부분에 대한 부호의 설명
(1): Si기판, (2): p형 웰, (5i): (진성) WSix층, (5ia): (진성 WSix층으로 이루어지는) 게이트전극, (5n): (n+형) WSix층, (5na): (n+형 WSix층으로 이루어지는) 게이트전극, (5p): (p+형) WSix층, (5pa): (p+형 WSix층으로 이루어지는) 게이트전극, (7): (nMOS의) 소스 /드레인영역, (8): (pMOS의) 소스 /드레인영역, (16): 제1의 SiN막, (17): 제2의 SiN막.
본 발명의 게이트전극의 형성방법은 전술한 목적을 달성하기 위하여 제안된 것이고, 고융점 금속불화물과 클로로실란계 화합물을 함유하는 혼합가스를 사용하여 CVD를 행함으로써 기판상에 고융점 금속실리사이드막을 성막하는 성막공정과, 상기 고융점 금속실리사이드막을 패터닝하여 게이트전극을 형성하는 패터닝공정을 거치는 것이다.
성막 후의 상기 고융점 금속실리사이드막에는, 일함수를 제어하기 위한 불순물을 도입하고, 그런 후에 패터닝을 행하여 게이트전극으로 해도 된다. 또, 이러한 불순물도입을 행하였을 때는, 상기 고융점 금속실리사이드막상에 불순물의 확산을방지하는 확산방지막을 성막하고, 패터닝공정에 있어서 이 확산방지막과 고융점 금속실리사이드막을 일괄적으로 패터닝하면, 후공정에서 어닐이 행해져도 불순물의 외방확산을 억제할 수 있어서 적합하다. 이 경우의 확산방지막으로서는, 금속질화물막 및 / 또는 금속산질화물막을 사용할 수 있다. 구체적으로는, Ti, W, Si의 질화물막 또는 산질화물막을 들 수 있다.
본 발명에서 사용되는 클로로실란계 화합물이란, 실란 (SiH4) 또는 폴리실란(SinH2n+2)의 수소분자의 최소한 1개가 염소 (Cl)원자로 치환된 유도체이다.
또, 상기 고융점 금속실리사이드막은 종래 공지의 것이라도 되고, 예시하면 WSix막, MoSix(몰리브덴 실리사이드)막, TiSix(티탄 실리사이드)막, TaSix(탄탈 실리사이드)막 등이다.
상기 고융점 금속실리사이드막을 성막하는 공정에서는, 6불화 텅스텐(WF6)과 디클로로실란(SiCl2H2)을 함유하는 혼합가스를 사용한 CVD에 의하여, 일반식 WSix로 표현되는 텅스텐실리사이드막을 성막하는 것이 적합하다. 또한, 본 발명자가 실험적으로 발견한 바에 의하면, 상기 조성식중의 x를 2.7 이상으로 한 경우에, 막두께 10nm 근방의 극박(極薄)게이트산화막의 내압을 양호하게 유지할 수 있다. 게이트산화막의 두께가 30nm정도였던 세대까지는, 종래의 실란환원에 의하여 성막되는 일반적인 WSix막 (x≒ 2.6)이라도 게이트 내압은 그다지 문제로 되지 않았지만, 두께가10nm 부근까지 박막화된 게이트 산화막의 내압은 보증할 수 없다. 즉, 본 발명에서 사용되는 WSix막은 종래의 일반적인 WSix막보다 Si리치이다. x≥3.0이면, 한층 바람직하다. 그리고, x의 값의 상한은 여기서는 특히 규정되는 것은 아니지만, Si리치로 지나치게 되면 시트저항이 상승하므로, 실용범위에는 스스로 한도가 있다.
상기 고융점 금속실리사이드막에의 불순물도입의 방법은 기상(氣相)확산, 고상(固相)확산, 이온주입중 어느 것이라도 상관없다. 이 불순물도입은 마스크를 사용하여 고융점 금속실리사이드막의 소정의 영역에 선택적으로 행할 수도 있고, 예를 들면 레지스트마스크를 통한 이온주입에 의하여, 각각 상이한 종류의 불순물, 또는 상이한 농도의 불순물을 상이한 영역에 도입할 수 있다. 이 후, 이들 영역의 각각에 있어서 패터닝을 행하면 일함수가 상이한 복수의 게이트전극을 동시에 형성하는 것이 가능하게 된다.
고융점 금속실리사이드막에 불순물을 도입하는 경우는, 불순물 농도범위를 1020~1022/ ㎤의 오더로 설정하면 된다. 불순물농도가 상기 범위보다 적은 경우에는, 일함수가 뜻대로 변화하지 않고, 원하는 Vth조정을 행할 수 없다. 또, 상기 범위보다 많으면, 상기 불순물도입이 특히 이온주입으로 행해지는 경우에 문제가 생긴다. 즉, 게이트전극과 같은 얇은 막에 이온주입을 행하는 경우에는, 게이트전극의 하측에의 이온관통을 방지하기 위하여 이온가속에너지를 저하시키고 있으므로, 상당히 고농도로 이온주입을 행하려고 하면 소요 시간이 현저하게 증대하여, 프로세스의 실용성이 손상되어 버린다. 또, 이온주입시에는 마스크로서 사용되는 레지스트패턴에도 마찬가지로 대량의 불순물이 도입되지만, 이와 같은 레지스트패턴은 도펀트의 종류에 따라서는 내부에서 가교반응을 일으키는 등하여 경화된다. 일단 경화된 레지스트패턴은 통상의 O2플라즈마애싱에서는 완전히 제거할 수 없을 뿐만 아니고, 표면경화층의 파열에 기인하는 포핑잔사(殘渣)로 기판표면을 오염시키는 원인으로 된다.
그런데, 전술한 불순물의 외방확산의 억제는 열처리방법을 적절히 선택하여 고융점 금속실리사이드막의 결정성(結晶性)을 제어하는 것에 의하여도 가능하다. 즉, 확산경로로 되는 결정입계에 게이트전극의 성능에 영향을 주지 않는 다른 원소를 편석시켜서 이것을 블록하거나, 또는 결정입성장을 억제함으로써 입계(粒界) 그 자체를 감소시키는 2가지 수법을 생각할 수 있다. 전자의 수법으로서는, 상기 열처리를 O2또는 N2을 10% 이상 함유하는 분위기 중에서 행하는 것을 들 수 있다. 분위기중의 O2함유량 또는 N2함유량은 10% 미만이면 열처리의 소요시간이 길어져서, 디바이스특성이나 스루풋에 악영향이 나타날 우려가 크다. 함유량의 상한은 특히 규정되는 것은 아니고, 100%라도 상관없다. 또, 후자의 수법으로서는, 상기 열처리를 게이트전극의 패터닝 후에 행하는 것을 들 수 있다. 그리고, 열처리의 수법은 전기로를 사용한 퍼니스어닐, 할로겐램프를 사용한 래피드서멀어닐(RTA) 등, 종래 공지의 수법을 채용하면 된다.
본 발명에서 형성되는 게이트전극은 MOS트랜지스터의 게이트전극으로서 적합하다. 본 발명에서 사용되는 것과 같은 고융점 금속실리사이드의 일함수는 논도프상태에서도 일반적으로 Si의 밴드갭 부근에 위치하고 있다. 따라서, 이러한 재료를 사용하여 MOS트랜지스터의 게이트전극을 형성하면, 채널영역에 그다지 대량의 불순물을 도입하지 않아도, 트랜지스터의 임계치전압 Vth을 적당한 값으로 조정할 수 있다. 폴리실리콘게이트전극 또는 W - 폴리사이드게이트전극을 사용한 종래의 MOS트랜지스터에서는, 임계치전압 Vth을 예를 들면 약 0.6V로 하기 위하여 채널불순물농도를 1017/ ㎤의 오더 이상으로 높이는 것이 필요하였지만, WSix게이트전극을 사용하면, 논도프상태에서도 채널불순물농도는 1016/ ㎤의 오더 이하로 충분하다. 이 때, 전자의 이동도 μn는 불순물에 의한 산란이 적어지는 만큼 증대하고, 실온에서 약 2배로 되는 것이 알려져 있다. 따라서, 본 발명에 의하면, MOS트랜지스터의 전류구동능력 (전자의 이동도 μn에 비례)을 약 2배로 상승시킬 수 있다.
SiO2막중의 O원자는 WSix막의 W원자보다 Si원자와 보다 강하게 결합한다. 따라서, WSix막중의 Si원자의 결합수가 얼마나 많이 SiO2막중의 O원자와 결합할 수 있는가가 WSix막의 SiO2막에 대한 밀착성에 크게 기여하는 요인으로 된다. 디클로로실란환원에 의한 CVD로 성막된 WSix막은 아마도 그 성막온도의 높이에 의한 결정성의 양호에 기인하여, 실란환원에 의한 WSix막보다 F원자의 취입량이 3오더나 낮으므로 (1×1017/ ㎤), Si원자의 유효의 결합수가 F원자에 소비되고 있는 비율이 적다. 따라서, 조사손상에 의한 Si원자의 댕글링본드의 생성이 비교적 적다고 하는 CVD에서도, SiO2막에 대한 밀착성이 우수한 WSix막을 형성할 수 있다. 또한, W원자에 대한 Si원자의 조성비 x를 2.7 이상으로 하는 것, 즉 화학양론적 조성보다 Si리치로 하는 것에 의하여, 두께 10nm레벨의 게이트산화막의 내압도 양호하게 유지할 수 있다. 따라서, 종래에는 곤란했던 WSix막 단독에 의한 게이트전극의 형성이 가능하게 된다. 또한, CVD성막은 스퍼터링성막과 달리 커버리지가 우수하고, 또한 이온조사손상이 적으므로, 단차부분에서의 저항상승이나 게이트절연막의 절연내압열화도 억제할 수 있다.
또, 상기 WSix막은 그 일함수가 Si의 밴드갭에 가깝기 때문에, MOS트랜지스터의 게이트전극으로 된 경우에, 채널불순물농도가 낮고, 따라서 캐리어이동도가 높고, 전류구동능력이 우수한 MOS트랜지스터를 구성할 수 있는 메리트를 가진다. 이 WSix막에 다시 불순물을 도입함으로써, 미드밴드갭 근방에서 일함수를 억제하는 것이 가능하게 되고, 장래 디바이스로 향한 고성능화를 도모할 수 있다. 또, 이와 같이 불순물을 도입한 경우, 후처리로서 반드시 불순물 활성화를 위한 열처리가 필요하게 되지만, 이 때 WSix층상에 확산방지막으로서 금속질화물층 및 / 또는 금속산질화물층을 성막하거나, O2또는 N2을 결정입계에 편석시켜서 확산경로를 블록하거나, 또는 열처리를 게이트전극의 패터닝 후에 행함으로써 결정입성장을 억제하여 아모르퍼스에 가까운 상태를 유지함으로써, 불순물의 외방확산을 억제하여 일함수의 변동을 방지할 수 있다.
다음에, 본 발명의 구체적인 실시예에 대하여 설명한다.
실시예 1
본 실시예에서는, 여러가지 Si조성비 x의 값을 가지는 WSix층을 사용하여 얇은 게이트산화막상에 게이트전극을 형성하여 MOS커패시터를 구성하고, 상기 x의 값과 게이트산화막의 내압(耐壓)과의 관계에 대하여 검토하였다.
먼저, 통상법에 따라서 소자분리가 행해진 n형 Si기판상에, 열산화에 의하여 두께 11nm의 게이트산화막을 성장시켰다. 그 후, 즉시 이 기판을 LPCVD장치에 반입하고, 이 위에 디클로로실란환원 CVD에 의하여 WSix막을 성막하였다. 이 때의 성막조건을 다음에 나타낸다.
상기 WSix막의 Si조성비 x는 SiCl2H2유량에 따라서 변화시킬 수 있다. 이 유량이 80 SCCM, 100 SCCM, 120 SCCM, 140 SCCM, 160 SCCM으로 변화함에 따라서, x의 값은 x=2.6, x=2.7, x=2.8, x=2.9, x=3.0으로 변화하였다. 이 중, x=2.7이상의 WSix층이 본 발명의 범위에 포함되는 것이고, 어느 것도 게이트산화막에 대한 밀착성은 양호하였다.
이 WSix층을 면적 5nm2의 게이트전극으로 가공하여 MOS커패시터를 형성하고, 게이트산화막의 TZDB (초기불량절연파괴)특성을 측정하였다. 또, 비교를 위하여, WSix층의 대신에 폴리실리콘층을 사용하여 게이트전극을 형성한 경우에 대해서도, 동일한 측정을 행하였다.
결과를 도 1 내지 도 4에 나타낸다. 이들 도면은 종축에 절연파괴를 일으킨 MOS커패시터의 상대빈도(%), 횡축에 절연파괴전계(MV / cm)를 취한 히스토그램이고, 도 1 내지 도 3은 본 발명의 WSix층 (각각 x=2.8, x=2.9, x=3.0)을 사용한 경우, 도 4는 비교예의 폴리실리콘층을 사용한 경우를 나타내고 있다. 절연파피는 일반적으로 1MV / cm미만의 영역에 나타나고, 핀홀 등의 초기결함에 기인하는 A모드파괴, 1∼5MV/ cm의 영역에 나타나고, 게이트산화막의 표면의 오염이나 결함에 기인하는 B모드파괴, 및 5MV / cm이상의 영역에 나타나고, 게이트산화막의 본래의 내압 (진성(眞性)내압)을 나타내는 C모드파괴로 분류되지만, 여기서는 C모드파괴의 빈도를 양품율(良品率)로 하여 나타내고 있다.
먼저, 비교예의 폴리실리콘층을 나타낸 도 4를 보면, 양품율이 100%로 되어 있고, 이 층이 SiO2와의 사이의 계면특성에 있어서 우수한 실적을 나타내고 있는 것을 볼 수 있지만, 시트저항이 높으므로 동작고속화에는 한계가 있다.
이에 대하여, 본 발명의 WSix층에서는, Si조성비 x의 값이 상승함에 따라서 양품율이 상승하고, x=3.0일 때에는 97.3%나 되는 양품율이 달성되는 것을 알았다. 이것은 성막시의 WF6에 대한 SiCl2H2의 유량비가 커짐으로써, 게이트내압을 열화시키는 원인인 부생성물 HF의 생성비가 저하하였기 때문이다.
실시예 2
본 실시예에서는, 실시예 1에서 가장 우수한 게이트내압을 확보할 수 있었던 Si조성비 x=3.0의 WSix층을 사용하여, CMOS의 게이트전극을 형성한 예이다. 이 프로세스를 도 5내지 도 9를 참조하면서 설명한다.
먼저, 도 5에 나타낸 바와 같이, n형의 Si기판(1)(n- Sub)에 고에너지 이온주입 및 어닐에 의하여 p형 웰(2)(p - Well)을 형성하고, 이어서 LOCOS법에 의하여 소자분리영역(3)을 형성하고, 다시 열산화에 의하여 두께 11nm의 게이트산화막(4)을 형성하였다.
이 게이트산화막(4)의 형성 후, 혼산(混酸)보일 등의 전처리는 특히 행하지 않고, 기판을 즉시 LPCVD장치에 반입하고, 일예로서 하기의 조건으로 WSix막을 성막하였다.
이로써 , 도 6에 나타낸 바와 같이, 기판의 전체면에 WSix막 (5i)(첨자 i는 진성인 것을 나타냄)을 약 100nm의 두께로 성막하였다. 이 WSix막(5i)의 Si조성비 x는 3.0이고, 베이스의 게이트산화막(4)에 대하여 양호한 밀착성을 나타냈다.
이어서, 상기 WSix막(5i)상에, 오프셋 SiO2막(6)을 형성하였다. 이 때의 성막은, 예를 들면 SiH4/ O2계에 의한 플라즈마 CVD, 또는 SiCl2H2/ N2O계에 의한 LPCVD로 행할 수 있다. 상기 오프셋 SiO2막(6)은 후술하는 소스 / 드레인영역 (도 7의 부호(7), (8)를 참조)을 형성하기 위한 이온주입으로부터 게이트전극 (도 7의 부호(5ia)를 참조)을 보호하는 역할과, 게이트전극(5ia)을 산화분위기로부터 차단하는 역할을 행하는 것이다.
다음에, 도시하지 않은 레지스트마스크를 사용하고, 먼저 일예로서 마그네트론 RIE장치와 CHF3/ O2혼합가스를 사용하여 상기 오프셋 SiO2막(6)을 드라이에칭하고, 도 7에 나타낸 바와 같은 오프셋 SiO2막패턴(6a) (첨자 a는 이방성(異方性)가공된 부재인 것을 나타냄, 이하 동일)을 형성하였다.
다음에, 기판을 유자장(有磁場) 마이크로파플라즈마에칭장치에 반입하고, 공통마스크로 WSix층(5i)을, 일예로서 하기의 조건으로 에칭하였다.
이 공정에서는, 에칭반응생성물 SiOx로 이루어지는 측벽보호막 (도시하지 않음)이 형성되면서 에칭이 이방적으로 진행하고, 도 7에 나타낸 바와 같이 수직벽을 가지는 선폭 약 0.2㎛의 게이트전극(5ia)이 형성되었다.
그리고, 상기의 프로세스에서는 공통의 레지스트마스크를 사용하여 오프셋 SiO2막(6)과 WSix층(5i)을 순차 에칭하였으나, 다른 방법으로서, 오프셋 SiO2막(6)의 에칭을 종료한 후, 일단 레지스트마스크를 제거하고, 남은 오프셋 SiO2막(6)의 패턴을 마스크로 하여 WSix층(5i)을 에칭해도 된다. 이 방법에 의하면, 레지스트마스크의 측벽면이 없어지는 분만큼 측벽보호막의 부착면적이 감소하므로, 측벽보호막을제거하기 위한 후처리의 부하를 경감하고, 또 측벽보호막에 기인하는 더스트발생을 저감할 수 있다.
또한, 도시되지 않은 레지스트마스크를 사용하고, nMOS형성영역과 pMOS형성영역의각각에 대하여 n형 불순물과 p형 불순물을 이온주입으로 나눔으로써, p형 웰(4)의 표층부에는 n-형의 소스 / 드레인영역(7), Si기판의 표층부에는 p-형의 소스 / 드레인영역(8)을 각각 게이트전극(5ia)에 대하여 자체정합적으로 형성하였다.
다음에, 도 8에 나타낸 바와 같이, 통상의 SiO2막의 전체면퇴적 및 에치백에 의하여, 상기 게이트전극(5ia)의 측벽면에 사이드월(9SW)을 형성하였다. 이 에치백은 Si기판(1)(p형 웰(2)을 포함함)이 노출하기까지 행하였다. 이후, 열산화를 행하여, Si노출면에 두께 10nm 정도의 얇은 SiO2막(10)을 형성하였다. 이 얇은 SiO2막(10)은 다음에 설명하는 이온주입시의 채널링방지막으로서 배설되는 것이다. 그리고, 이 열산화시, 게이트전극(5ia)은 오프셋 SiO2막 패턴(6a) 및 사이드월(9SW)에 에워싸여 있으므로, 산화분위기에 노출되는 일이 없고, 따라서 WO3의 생성에 의한 게이트전극(5ia)의 취약화나 박리는 생기지 않았다.
이어서, 도시되지 않은 레지스트마스크를 사용하고, nMOS형성영역과 pMOS형성영역의 각각에 대하여 n형 불순물과 p형 불순물을 이온주입으로 나누었다. 이 이온주입에 의하여, 쌍방의 MOS트랜지스터의 형성영역에 있어서, LDD구조를 가지는 소스 / 드레인영역(7),(8)이 각각 형성되었다.
그리고, 소스 / 드레인영역(7),(8)을 형성하기 위한 상기 2회의 이온주입에 있어서의 불순물의 비정(飛程)은 오프셋 SiO2막패턴(6a)의 막두께를 넘는 것은 아니므로, 상기 게이트전극(5ia)에 전혀 영향은 미치지 않았다. 이들 이온주입에 의하여 도입된 불순물은 통상의 어닐에 의하여 활성화시켰다.
이 후, 도 9에 나타낸 바와 같이, 기판의 전체면에 SiO2층간절연막(11)을 퇴적시킨 후, 이것을 패터닝하여 소스 / 드레인영역(7),(8), 및 게이트전극(5ia)의 도시되지 않은 영역에 면하는 콘택트홀(12)을 개구하였다. 또한, 통상의 메탈라이제이션공정에 의하여, 예를 들면 배리어메탈과 Al - 1% Si막으로 이루어지는 Al계 다층막을 전체면 피착시킨 후, 이것을 패터닝하여, 전극(13)을 형성하여 CMOS를 완성하였다.
여기서, 전술한 바와 같이 하여 완성된 CMOS의 동작속도가 종래의 폴리실리콘게이트전극 또는 W - 폴리사이드게이트전극을 사용한 종래의 CMOS에 비하여 어느 정도 상승하는가를 검토하였다.
먼저, 막두께 100nm의 폴리실리콘막, W - 폴리사이드막, 및 WSix막의 시트저항 Rs을비교하면, 각각 약 100Ω/ □, 20Ω/ □, 10Ω/ □이다.
다음에, 신호지연시간 τ을 시산(試算)하여 본다. 신호지연시간 τ은 게이트에 입력신호가 들어오고나서 게이트전위가 상승하기까지의 시간 τG과, 트랜지스터가 온으로되기 위한 진성의 시간 τi과, 트랜지스터의 온전류에 의하여 부하용량 CL이 충전되기 까지의 시간 τL의 합으로 표현된다. 단, 통상은 τi<< τG, τL이므로, τi은 무시할 수 있다. 이상의 것을 나타내면, 식(i)으로 된다.
여기서, τG는 게이트저항 RG과 게이트용량 CG의 적(積), τL는 트랜지스터의 온저항 RON과 부하용량 CL의 적으로 각각 근사시킬 수 있다. 게이트저항 RG은 시트저항 RS에 비례하는 양이다. 또, 온저항 RON은 채널저항 RCH과 기생저항 RPARA의 합이지만, 미세화에 의하여 디바이스특성을 향상시키려고 하고 있을 때는 RCH>>RPARA이므로, RPARA는 무시할 수 있다. 이상의 것을 나타내면, 식(ii), (iii)으로 된다.
(단, W는 게이트폭, L은 게이트길이)
따라서,
이다.
여기서, W - 폴리사이드게이트를 WSix단층막게이트로 변경한 경우를 생각하면, 시트저항 RS은 20Ω/ □에서 10Ω/ □로 변화하게 되어, 식 (iv)의 RS는 1 / 2로 된다. 또, 본 명세서의 과제를 해결하기 위한 수단에서 논한 바와 같이, 전류구동능력은 최대에서 2배로 된다. 이것은 식 (iv)의 채널저항 RCH의 값이 1 / 2로 되는 것을 의미하고 있다. 따라서, 신호지연시간 τ도 전체로서 최대 1 / 2로 된다. 즉, 본 실시예에서 완성된 CMOS는 종래의 트랜지스터에 비하여 최대 약 2배의 동작속도를 달성할 수 있는 것을 알았다.
실시예 3
본 실시예에서는, 실시예 2의 nMOS와 pMOS의 각 게이트전극의 일함수를 이온주입에 의하여 변화시켰다. 이 프로세스를 도 5, 도 10내지 도 13을 참조하면서 설명한다. 단, 실시예 2와 공통되는 부분에 대해서는 상세한 설명을 생략한다.
먼저, 도 5에 나타낸 바와 같이, 게이트산화막(4)의 형성까지를 실시예 1과 동일하게 행하였다. 다음에, 후에 nMOS와 pMOS의 채널영역에 각각 (이온종) 및 (이온종)을 각각 이온주입하고, 각 채널영역의 불순물농도를 1×1016/ ㎤의 오더로 하였다.
다음에, 도 10에 나타낸 바와 같이, 기판의 전체면에 WSix층(5i)을 퇴적시켰다. 이 WSix층(5i)중, pMOS의 형성영역을 레지스트마스크(14)로 피복하고, 노출부분에 비소(As+)의 이온주입을 행하여 이것을 n+형의 WSix층(5n)으로 변화시켰다. 이 때의 이온주입조건은, 예를 들면 이온가속에너지 20keV, 도즈량 5×1015/ ㎠ (농도로서 1×1020/ ㎤)의 오더로 하였다.
다음에, 도 11에 나타낸 바와 같이, nMOS의 형성영역을 레지스트마스크(15)로 피복하고, 노출부분에 붕소(B+)의 이온주입을 행하여 이것을 p형의 WSix층(5p)으로 변화시켰다. 이 때의 이온주입조건은, 예를 들면 이온가속에너지 15 keV, 도즈량 1 × 1015/ ㎠ (농도로서 5×1020/ ㎤)의 오더로 하였다.
이어서, 도 12에 나타낸 바와 같이, 기판의 전체면에 오프셋 SiO2막(6)을 퇴적시켰다.
이 후, 드라이에칭에 의한 게이트전극(5na),(5pa)의 형성, 사이드월(9SW)의 형성, 소스 / 드레인영역(7),(8)의 형성, 활성화어닐, SiO2층간절연막(11)의 형성, 콘택트홀(12)의 개구, 전극(13)의 형성을 실시예 2와 동일하게 행하였다.
또한, 소스 / 드레인영역(7),(8) 및 게이트전극(5na),(5pa)에 함유되는 불순물을 활성화시키기 위하여, 상기의 기체(基體)를 전기로에 반입하고, 일예로서 100% 건조 O2분위기중, 850℃, 30분간의 열처리를 행하여, 도 13에 나타낸 바와 같은 CMOS트랜지스터를 완성하였다.
본 실시예에서 형성된 CMOS트랜지스터는 nMOS와 pMOS의 각 게이트전극의 일함수가 이온주입에 의하여 상이하게 되어 있고, 양 트랜지스터의 Vth는 모두 0.6∼0.7V였다. 일반적으로, 스케일링칙에 따라서 동작속도를 개선하기 위해서는, 트랜지스터의 Vth를 전원전압의 약 20% 이하로 할 필요가 있다고 하지만, 상기의 Vth의 값은 전원전압이 장래 3V로 인하되어도, 이것에 대략 대응할 수 있는 값이다. 또, nMOS와 pMOS의 Vth가 대칭화됨으로써, CMOS트랜지스터회로의 입출력특성의 대칭성을 개선할 수 있었다.
그리고, 본 실시예에서는 채널영역에의 이온주입과 게이트전극의 일함수제어를 병행하여 행하였지만, 게이트전극의 일함수에 따라서는 채널영역에의 이온주입을 불요로 할 수도 있다. 예를 들면, nMOS와 pMOS의 각 게이트전극의 불순물농도를 각각 1×1021/ ㎤의 오더로 한 경우에는, 채널영역에의 이온주입은 불필요하였다.
또, 본 실시예에서는 n+형의 게이트전극(5na)과 p+형의 게이트전극(5pa)을 형성하였으나, n+형과 p+형의 중간적인 일함수를 가지는 게이트전극을 형성하는 것도 물론 가능하다.
실시예 4
본 실시예에서는, 실시예 3에서 WSix층(5i)에 도입된 불순물의 어닐시의 외방확산을 방지하기 위하여, 게이트전극(5na),(5pa)을 SiN막으로 피복하였다. 본 실시예의 프로세스를 도 14내지 도 17을 참조하면서 설명한다.
먼저, 실시예 3에서 전술한 바와 같이, WSix층(5i)에 n형 및 p형 불순물을 각각 도입하여 nMOS형성영역을 n+형의 WSix층(5n), pMOS형성영역을 p+형의 WSix층(5p)으로 변화시킨 후, 기판의 전체면에 LPCVD법에 의하여 제1의 SiN막(16)을 약 30nm의 두께로 퇴적시키고, 다시 이 위에 두께 약 120nm의 오프셋 SiO2막(6)을 성막하였다. 도 14에는, 여기까지의 공정이 도시되어 있다.
다음에, 도시되지 않은 레지스트마스크를 통하여 상기 오프셋 SiO2막(6), 제1의 SiN막(16), 및 n+형과 p+형의 WSix층(5n),(5p)을 순차 드라이에칭하여 게이트전극(5na),(5pa)을 형성한 후, 이온주입을 행하여 n-형 및 p-형의 소스 / 드레인영역(7),(8)을 각각 형성하였다. 또한, 기판의 전체면에 두께 약 30nm의 제2의 SiN막(17)과 두께 약 120nm의 사이드월형성용의 SiO2막(9)을 순차 퇴적시켰다. 도 15에는, 여기까지의 공정이 도시되어 있다.
다음에, 도 16에 나타낸 바와 같이, 상기 사이드월형성용의 SiO2막(9)과 제2의 SiN막(17)을 에치백하여 사이드월(9SW),(17SW)을 형성하고, 열산화에 의하여 얇은 SiO2막(10)을 형성한 후, 이온주입을 행하여 LDD구조를 가지는 소스 / 드레인영역(7),(8)을 형성하였다. 이 후, 게이트전극(5na),(5pa) 및 소스/드레인영역(7),(8)중의 불순물을 활성화시키기 위한 열처리를 행하였으나, 게이트전극(5na),(5pa)은 제1의 SiN막패턴(16a) 및 제2의 SiN막으로 이루어지는 사이드월(17SW)에 포위되어 있으므로, 불순물의 외방확산이 억제되었다. 또, 이 열처리를 게이트전극(5na),(5pa)의 패터닝 후에 행하고 있으므로, 이 게이트전극(5na),(5pa)의 내부에 있어서의 결정성장이 억제되어, 이것도 외방확산의 억제에 기여하였다.
이 후, SiO2층간절연막(11)의 형성, 콘택트홀(12)의 개구, 전극(13)의 형성을 실시예 3과 동일하게 행하여, 도 17에 나타낸 바와 같은 CMOS트랜지스터를 완성하였다.
본 실시예에서는, 게이트전극(5na),(5pa)을 SiN막으로 피복함으로써, 불순물의 외방확산을 억제하고, 열처리에 따른 일함수의 변동을 억제할 수 있었다. 이로써, 제조되는 CMOS트랜지스터의 신뢰성과 수율을 대폭 향상시킬 수 있었다.
이상, 본 발명을 4예의 실시예에 따라서 설명하였지만, 본 발명은 이들 실시예에 전혀 한정되는 것은 아니다.
예를 들면, 전술한 실시예에서는 고융점 금속실리사이드층으로서 WSix층만을 예시하였으나, 이외의 공지의 고융점 금속실리사이드층을 적용해도, 동일한 효과를 기대할 수 있다. 이 고융점 금속실리사이드층상에는, 포토리소그라피의 정밀도를 향상시키기 위하여, 예를 들면 폴리실리콘막으로 이루어지는 반사방지막이 형성되어 있어도 된다. 또, CMOS트랜지스터의 구축기판으로서는 p형 웰을 가지는 n형 Si기판을 채용하였으나, n형 웰을 가지는 p형 Si기판, 또는 p형과 n형의 양쪽의 웰을가지는 v형 Si기판을 사용해도 된다. 또, nMOS와 pMOS에 대한 이온주입의 실시순서도 전술과 역으로 해도 상관없다. 또한, 전술한 실시예에서는 벌크형 트랜지스터를 염두에 두고 설명하였지만, 본 발명은 SOI기판상에 형성되는 트랜지스터에도 적용할 수 있다.
이외에, 디자인룰, 기판구성의 세부, 이온주입조건, CVD조건, 드라이에칭조건에 대해서도, 적절히 변경가능하다.
이상의 설명으로부터도 명백한 바와 같이, 본 발명에 의하면 밀착성의 부족이나 게이트내압의 열화라는 문제점이 해소됨으로써, 종래는 곤란했던 고융점 금속실리사이드층 단독에 의한 게이트전극의 형성이 가능하게 된다. 따라서, 종래의 폴리사이드막에 비하여 저저항 또는 박형(薄型)으로 고집적화에 적합한 게이트전극을 형성할 수 있고, 트랜지스터의 동작속도를 대폭 향상시킬 수 있다. 또, 성막·가공공정도 폴리사이드막에 비하여 간략화되므로, 제조코스트의 상승을 억제할 수 있다. 또한, 본 발명에서는 게이트전극의 일함수의 제어를 통하여 트랜지스터의 Vth를 정확하게 제어할 수 있게 되므로, 장래의 미세화나 저전원전압화에 대응가능한 고성능 트랜지스터의 제조가 가능하게 된다.

Claims (8)

  1. 고융점 금속불화물과 클로로실란계 화합물을 함유하는 혼합가스를 사용하여 CVD를 행함으로써 기판상에 고융점 금속실리사이드막을 성막하는 공정,
    상기 고융점 금속실리사이드막에 일함수를 제어하기 위한 불순물을 도입하는 공정 및
    상기 고융점 금속실리사이드막을 패터닝하여 게이트전극을 형성하는 공정을 포함하는 게이트전극의 형성방법.
  2. 고융점 금속불화물과 클로로실란계 화합물을 함유하는 혼합가스를 사용하여 CVD를 행함으로써 기판상에 고융점 금속실리사이드막을 성막하는 공정,
    상기 고융점 금속실리사이드막에 일함수를 제어하기 위한 불순물을 도입하는 공정,
    상기 고융점 금속실리사이드막상에 불순물의 확산을 방지하는 확산방지막을 성막하는 공정 및
    상기 확산방지막과 상기 고융점 금속실리사이드막을 일괄적으로 패터닝하여 게이트전극을 형성하는 공정
    을 포함하는 게이트전극의 형성방법.
  3. 제1항 또는 제2항에서,
    상기 고융점 금속실리사이드막을 성막하는 공정에서는, 6불화 텅스텐과 디클로로실란을 함유하는 혼합가스를 사용하여 일반식 WSix(단, x≥2.7)으로 표현되는 텅스텐실리사이드막을 성막하는 게이트전극의 형성방법.
  4. 제2항에서,
    상기 확산방지막으로서 금속질화물막 및 금속산질화물막 중 어느 하나 또는 양자 모두를 사용하는 게이트전극의 형성방법.
  5. 제1항 또는 제2항에서,
    상기 불순물의 도입에 의하여 상기 고융점 금속실리사이드막의 불순물 농도범위를 1020~1022/ ㎤로 설정하는 게이트전극의 형성방법.
  6. 제5항에서,
    상기 고융점 금속실리사이드막중의 불순물을 O2또는 N2을 10%이상 함유하는 분위기중에서 열처리를 행함으로써 활성화하는 게이트전극의 형성방법.
  7. 제6항에서,
    상기 열처리를 상기 게이트전극의 패터닝 후에 행하는 게이트전극의 형성방법.
  8. 제1항 또는 제2항에서,
    상기 게이트전극은 nMOS 트랜지스터의 게이트전극인 게이트전극의 형성방법.
KR1019950031829A 1994-09-28 1995-09-26 게이트전극의형성방법 KR100377458B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP1994-233098 1994-09-28
JP23309894 1994-09-28
JP7025220A JPH08153804A (ja) 1994-09-28 1995-02-14 ゲート電極の形成方法
JP1995-25220 1995-02-14

Publications (2)

Publication Number Publication Date
KR960012477A KR960012477A (ko) 1996-04-20
KR100377458B1 true KR100377458B1 (ko) 2003-07-18

Family

ID=26362811

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950031829A KR100377458B1 (ko) 1994-09-28 1995-09-26 게이트전극의형성방법

Country Status (3)

Country Link
US (1) US5654242A (ko)
JP (1) JPH08153804A (ko)
KR (1) KR100377458B1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5824576A (en) 1996-02-23 1998-10-20 Micron Technology, Inc. Method of forming complementary type conductive regions on a substrate
DE19652688A1 (de) * 1996-12-18 1998-06-25 Kurt Tillmanns Verfahren und Vorrichtung zum Reinstfiltern und Desinfizieren von Luft
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
JP2980057B2 (ja) * 1997-04-30 1999-11-22 日本電気株式会社 半導体装置の製造方法
US5946599A (en) * 1997-07-24 1999-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor IC device
US6261887B1 (en) * 1997-08-28 2001-07-17 Texas Instruments Incorporated Transistors with independently formed gate structures and method
US6284633B1 (en) * 1997-11-24 2001-09-04 Motorola Inc. Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode
US6130123A (en) * 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
KR100308133B1 (ko) * 1999-01-12 2001-09-26 김영환 듀얼 게이트 모스 트랜지스터 제조방법
ATE344535T1 (de) * 1999-07-06 2006-11-15 Elmos Semiconductor Ag Cmos kompatibler soi-prozess
JP3974507B2 (ja) 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
US6660577B2 (en) * 2002-02-23 2003-12-09 Taiwan Semiconductor Manufacturing Co. Ltd Method for fabricating metal gates in deep sub-micron devices
JP2004152995A (ja) 2002-10-30 2004-05-27 Toshiba Corp 半導体装置の製造方法
JP4197607B2 (ja) 2002-11-06 2008-12-17 株式会社東芝 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法
US6890807B2 (en) * 2003-05-06 2005-05-10 Intel Corporation Method for making a semiconductor device having a metal gate electrode
US7030430B2 (en) * 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
JP2005136198A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体装置の製造方法
US20060172480A1 (en) * 2005-02-03 2006-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Single metal gate CMOS device design
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
CN1929095A (zh) * 2005-09-06 2007-03-14 旺宏电子股份有限公司 开口的形成方法
KR100827435B1 (ko) * 2006-01-31 2008-05-06 삼성전자주식회사 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법
JP2006203237A (ja) * 2006-03-09 2006-08-03 Toshiba Corp 絶縁ゲート型電界効果トランジスタを含む半導体装置
US9202822B2 (en) * 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8859356B2 (en) 2011-07-12 2014-10-14 Globalfoundries Inc. Method of forming metal silicide regions on a semiconductor device
KR102262887B1 (ko) 2014-07-21 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102378471B1 (ko) 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102612404B1 (ko) * 2019-03-08 2023-12-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6484666A (en) * 1987-09-28 1989-03-29 Matsushita Electronics Corp Manufacture of high melting metal silicide gate mosfet
JPH05129300A (ja) * 1991-06-28 1993-05-25 Hitachi Ltd 金属又は金属シリサイドの薄膜形成方法及び半導体装置の製造方法
JPH0620992A (ja) * 1992-06-01 1994-01-28 Fujitsu Ltd 気相成長方法および装置
JPH0637108A (ja) * 1992-07-14 1994-02-10 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694668A (en) * 1979-12-27 1981-07-31 Toshiba Corp Manufacture of semiconductor device
US4597163A (en) * 1984-12-21 1986-07-01 Zilog, Inc. Method of improving film adhesion between metallic silicide and polysilicon in thin film integrated circuit structures
JPH02237073A (ja) * 1989-03-09 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
US4966869A (en) * 1990-05-04 1990-10-30 Spectrum Cvd, Inc. Tungsten disilicide CVD
US5355010A (en) * 1991-06-21 1994-10-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide
US5231056A (en) * 1992-01-15 1993-07-27 Micron Technology, Inc. Tungsten silicide (WSix) deposition process for semiconductor manufacture
JP2599560B2 (ja) * 1992-09-30 1997-04-09 インターナショナル・ビジネス・マシーンズ・コーポレイション ケイ化タングステン膜形成方法
US5500249A (en) * 1992-12-22 1996-03-19 Applied Materials, Inc. Uniform tungsten silicide films produced by chemical vapor deposition
US5395787A (en) * 1993-12-01 1995-03-07 At&T Corp. Method of manufacturing shallow junction field effect transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6484666A (en) * 1987-09-28 1989-03-29 Matsushita Electronics Corp Manufacture of high melting metal silicide gate mosfet
JPH05129300A (ja) * 1991-06-28 1993-05-25 Hitachi Ltd 金属又は金属シリサイドの薄膜形成方法及び半導体装置の製造方法
JPH0620992A (ja) * 1992-06-01 1994-01-28 Fujitsu Ltd 気相成長方法および装置
JPH0637108A (ja) * 1992-07-14 1994-02-10 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR960012477A (ko) 1996-04-20
US5654242A (en) 1997-08-05
JPH08153804A (ja) 1996-06-11

Similar Documents

Publication Publication Date Title
KR100377458B1 (ko) 게이트전극의형성방법
KR0179677B1 (ko) 반도체장치 및 그 제조방법
US7198994B2 (en) Semiconductor device and manufacturing method of semiconductor device
US7968397B2 (en) Semiconductor device and method of manufacturing the same
US7947591B2 (en) Semiconductor devices with dual-metal gate structures and fabrication methods thereof
US6881631B2 (en) Method of manufacturing semiconductor device
US20070108525A1 (en) Structure and method to increase strain enhancement with spacerless fet and dual liner process
JP2967477B2 (ja) 半導体装置の製造方法
US20040159889A1 (en) Semiconductor device and process for producing the same
KR100730602B1 (ko) 반도체 장치 및 그 제조 방법
JP3351635B2 (ja) 半導体装置およびその製造方法
US8048759B2 (en) Semiconductor device and method of manufacturing the same
JP2003282879A (ja) 半導体装置の製造方法
US6288430B1 (en) Semiconductor device having silicide layer with siliconrich region and method for making the same
US20090162980A1 (en) Method of manufacturing semiconductor device
US7442586B2 (en) SOI substrate and SOI device, and method for forming the same
JP2004247341A (ja) 半導体装置
JPH07153952A (ja) 半導体装置及びその製造方法
JP3770250B2 (ja) 半導体装置の製造方法
US7915128B2 (en) High voltage semiconductor devices
JP2008091501A (ja) 半導体集積回路装置及びその製造方法
JPH09246206A (ja) ゲート電極の形成方法
JP2002026299A (ja) 半導体基板及びその製造方法、並びに半導体装置及びその製造方法
JPH08130216A (ja) 半導体装置およびその製造方法
JP2003332579A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee