JP2005136198A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 ＭＩＳＦＥＴにおけるゲート電極膜の仕事関数を変え、適正なしきい値電圧を得ると共に、微細化が可能な半導体装置の製造方法を提供すること。
【解決手段】 ゲート電極膜１７ｂを不純物添加金属シリサイド膜で構成し、その後にエネルギービームを照射してゲート電極膜１７ｂを熱処理する。不純物添加金属シリサイド膜における不純物により、その仕事関数を変え、これにより、ＭＩＳＦＥＴのしきい値電圧を所定の値に制御することができる。また、短時間高温熱処理によって、熱処理による素子特性への悪影響が比較的少ない半導体装置が得られる。
【選択図】 図５

Description

本発明は、ゲート電極に金属シリサイド膜を用いた絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法に関する。
絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称す。）を基本素子とする集積回路の高速化に対して、これまで、微細化技術によってＭＩＳＦＥＴのチャネル長を短くする方法が主として用いられてきた。この微細化にはＭＩＳＦＥＴを構成するゲート絶縁膜及びゲート電極膜の薄膜化も伴うため、従来用いられてきた材料では、その高速化への対応も限界に到達しつつある。このため、近年、新たな材料とそれを応用した新たな素子構造及び製造方法が開発されている。
例えば、ゲート電極の材料として一般に用いられている多結晶シリコンは、抵抗率が高いため、これに代えて、金属あるいは金属シリサイドが用いられている。しかし、これらの材料を、例えば相補型回路（以下、ＣＭＯＳ回路と称す。）によって構成された集積回路に適用した場合、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのゲート電極が同じ材料になるため、ゲート電極の仕事関数は同じになる。このため、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴそれぞれのしきい値電圧を回路動作上の適正な値に制御することが困難になる。
それを避けるため、例えば、ゲート電極膜としてＴｉＮを用い、ＮチャネルＭＩＳＦＥＴのゲート電極膜のＴｉＮにイオン注入法で窒素イオンを打ち込みその組成比を変えることによって仕事関数を制御する方法が提案されている。この方法によって、ＮチャネルＭＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴのそれぞれのしきい値電圧を変化させ、それぞれのしきい値電圧を制御できる。（例えば、特許文献１参照。）。
しかし、上述の方法では、ゲート電極膜を形成した後の熱処理により、ゲート絶縁膜の耐圧の劣化及び界面準位の生成による駆動力低下等、半導体装置の製造方法として不安定な因子が存在していた。
特開２００１−２０３７６号公報 （第１５ページ、第１図）
本発明は上記問題を解決するためになされたもので、ＭＩＳＦＥＴにおけるゲート電極膜の仕事関数を制御し、適正なしきい値電圧を得ると共に、良好な素子特性が得られる半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するため、本発明の第１の態様は、半導体装置の製造方法として、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に不純物添加金属シリサイド膜を形成する工程と、エネルギービームを前記不純物添加金属シリサイド膜に照射して前記不純物添加金属シリサイド膜を熱処理する工程と、前記不純物添加金属シリサイド膜をパターニングしてゲート電極膜を形成する工程と、少なくともパターニングされた前記ゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程とを有することを特徴とする。
また、本発明の第２の態様は、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜上にダミーゲート電極膜を形成する工程と、前記ダミーゲート電極膜をパターニングしてダミーゲート電極を形成する工程と、前記ダミーゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、エクステンション領域を形成する工程と、前記ダミーゲート電極膜の側周壁領域に側壁絶縁膜を形成する工程と、前記側壁絶縁膜が形成された前記ダミーゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程と、前記ダミーゲート電極膜及び前記ダミー絶縁膜を除去して空間部を形成する工程と、前記空間部の前記半導体基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、不純物添加金属シリサイド膜を形成する工程と、エネルギービームを前記不純物添加金属シリサイド膜に照射して前記不純物添加金属シリサイド膜を熱処理する工程とを有することを特徴とする。
また、本発明の第３の態様は、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域の一部にＰ型ウェル領域を、他の一部の素子領域にＮ型ウェル領域を形成し、それぞれＮ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域とする工程と、前記Ｎ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に金属シリサイド膜を形成する工程と、前記Ｐ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＰ型不純物を導入する工程と、エネルギービームを不純物が導入された前記金属シリサイド膜に照射して前記金属シリサイド膜を熱処理する工程と、前記金属シリサイド膜をパターニングしてゲート電極膜を形成する工程と、少なくともパターニングされた前記ゲート電極膜をマスクに、前記素子領域の一領域を挟むようにＰ型絶縁ゲート電界効果トランジスタ領域へはＰ型を与える不純物を、Ｎ型絶縁ゲート電界効果トランジスタ領域へはＮ型を与える不純物をそれぞれ導入し、ソース及びドレイン領域を形成する工程とを有することを特徴とする。
また、本発明の第４の態様は、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域の一部にＰ型ウェル領域を、他の一部の素子領域にＮ型ウェル領域を形成し、それぞれＮ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域とする工程と、前記Ｎ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜上にダミーゲート電極膜を形成する工程と、前記ダミーゲート電極膜をパターニングしてダミーゲート電極を形成する工程と、前記ダミーゲート電極をマスクに前記素子領域の一領域を挟むようにＰ型絶縁ゲート電界効果トランジスタ領域へはＰ型を与える不純物を、Ｎ型絶縁ゲート電界効果トランジスタ領域へはＮ型を与える不純物をそれぞれ導入し、エクステンション領域を形成する工程と、前記ダミーゲート電極の側周壁領域に側壁絶縁膜を形成する工程と、前記側壁絶縁膜が形成された前記ダミーゲート電極をマスクに、前記素子領域の一領域を挟むようにＰ型絶縁ゲート電界効果トランジスタ領域へはＰ型を与える不純物を、Ｎ型絶縁ゲート電界効果トランジスタ領域へはＮ型を与える不純物をそれぞれ導入し、ソース及びドレイン領域を形成する工程と、前記ダミーゲート電極膜及び前記ダミー絶縁膜を除去して空間部を形成する工程と、前記空間部の前記半導体基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、金属シリサイド膜を形成する工程と、前記Ｐ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＰ型不純物を導入する工程と、エネルギービームを不純物が導入された前記金属シリサイド膜に照射して前記金属シリサイド膜を熱処理する工程とを有することを特徴とする。
本発明によれば、不純物を添加した金属シリサイド膜に対し、エネルギービームを照射して金属シリサイド膜だけを短時間に熱処理することにより、金属シリサイド膜の仕事関数を変え、ＭＩＳＦＥＴのしきい値電圧を所定の値に制御すると共に、良好な素子特性を得られる。
以下、図面を参照して本発明の実施例を説明する。
図１（ａ）乃至図５（ｍ）は本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面図である。この第１の実施例は、本発明をダマシーン型ＣＭＯＳ回路構造の絶縁ゲート型電界効果トランジスタに適用した例である。
先ず、図１（ａ）乃至図１（ｃ）を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。
図１（ａ）に示すように、半導体基体であるＰ型のシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて第２の絶縁膜１２と第１の絶縁膜１１を選択的にエッチングし、マスクパターンを形成する。
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図１（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０に形成された第３の絶縁膜１３及びマスクとして用いた第２の絶縁膜１２と第１の絶縁膜１１を除去する。図１（ｃ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
続いて、図１（ｃ）に示すように、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ回路構造におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域が形成される。
次に、図２（ｄ）乃至図２（ｆ）を用いて、ダミーゲート構造を形成する製造工程について説明する。
先ず、シリコン基板１０に１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するため、前述のシリコン酸化膜を介してシリコン基板１０へイオン注入法で導電型不純物を導入する。即ち、Ｎ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２乃至１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
続いて、図２（ｄ）に示すように、シリコン基板１０の表面を、酸素雰囲気中、例えば、８００乃至９００℃程度で熱酸化することにより、ダミーゲート絶縁膜１６ａとして膜厚８ｎｍ程度の熱酸化膜を形成する。更に、ＣＶＤ法を用い、ダミーゲート電極膜１７ａとして多結晶シリコン膜を、例えば１００ｎｍ程度成長する。
次に、図２（ｅ）に示すように、リソグラフィ法、ドライエッチング法を用い、ダミーゲート電極膜１７ａ及びダミーゲート絶縁膜１６ａを選択的にエッチングして、ダミーゲート構造２２が形成される。更に、ダミーゲート電極膜１７ａをマスクとしてイオン注入法によりエクステンション領域１９ａ、１９ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、ダミーゲート電極膜１７ａをエッチングした後、エクステンション領域１９ａ、１９ｂを形成し、その後ダミーゲート絶縁膜１６ａをエッチングしても良い。
次に、図２（ｆ）に示すように、ＣＶＤ法によってライナー絶縁膜２３としてシリコン窒化膜を２０乃至４０ｎｍ、シリコン基板１０の全面に形成する。更に、例えば、シリコン酸化膜を形成する。ドライエッチング法を用い、シリコン基板１０及びダミーゲート構造２２の表面領域上のシリコン酸化膜だけを除去し、シリコン酸化膜をダミーゲート構造２２の周側面に側壁絶縁膜２０として選択的に残存させる。
続いて、ダミーゲート構造２２及びその周囲の側壁絶縁膜２０をマスクとしてイオン注入法によりソース及びドレイン領域２１ａ、２１ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
次に、シリコン酸化膜をＣＶＤ法でシリコン基板１０全面に堆積する。その後、ダミーゲート電極膜１７ａ及び側壁絶縁膜２０の上面が露出するまでＣＭＰ法、エッチング法により前述のシリコン酸化膜を除去する。図３（ｇ）に示すように、表面を平坦化して層間絶縁膜２４を選択的に残存させる。
更に、図３（ｈ）に示すように、例えば、フッ素などのハロゲン原子のラジカルを用いたエッチング法により、多結晶シリコン膜からなるダミー電極膜１７ａをシリコン酸化膜からなる層間絶縁膜２４及び側壁絶縁膜２０に対して選択的に除去する。更に、例えば、希フッ酸により、ダミーゲート絶縁膜１６ａを除去することにより、後で述べるゲート絶縁膜及びゲート電極が埋め込まれる空間領域２２ａを形成する。
次に、図３（ｉ）に示すように、ゲート絶縁膜１６ｂとしてシリコン酸化膜を熱酸化法により空間領域２２ａのシリコン基板１０に形成する。続いて、ＣＶＤ法若しくはスパッタ法を用い、ゲート電極膜１７ｂとして金属シリサイド膜、例えばＷＳｉ２膜を１００ｎｍ程度形成する。ゲート電極膜１７ｂは空間領域２２ａに埋め込まれると共に、シリコン基板１０の表面領域へも堆積する。
更に、ゲート電極膜１７ｂの仕事関数を制御するため、ＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのそれぞれのゲート電極膜１７ｂに不純物を導入する。ゲート電極膜１７ｂが不純物添加金属シリサイド膜である。
図４（ｊ）に示すように、リソグラフィ法を用い、Ｐ型ウェル領域１５ｂが形成されたＮチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７ｂを選択的に第１のレジスト膜１８ａで覆う。次に、Ｎ型ウェル領域１５ａが形成されたＰチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７ｂにＰ型不純物であるボロンを１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度、選択的にイオン注入法を用いて導入する。続いて、第１のレジスト膜１８ａを剥離する。
更に、図４（ｋ）に示すように、リソグラフィ法を用い、Ｎ型ウェル領域１５ａが形成されたＰチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７ｂを選択的に第２のレジスト膜１８ｂで覆う。次に、Ｐ型ウェル領域１５ｂが形成されたＮチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７ｂにＮ型不純物である燐を１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度、選択的にイオン注入法を用いて導入する。続いて、第２のレジスト膜１８ｂを剥離する。
次に、図５（ｌ）に示すように、フラッシュランプアニール法を用い、導入されたシリコンにおけるＰ型不純物であるボロン及びＮ型不純物である燐を拡散する。例えば、シリコン基板１０を５５０℃に加熱し、可視光領域の波長を主としてインコヒーレント光を１０乃至１００ミリ秒程度照射する。フラッシュランプを用いることにより、ゲート電極膜１７ｂであるＷＳｉ２膜だけが効率良く、高温に加熱される。
更に、ドライエッチング法或いはＣＭＰ法を用いて表面を平坦化する。図５（ｍ）に示すように、埋め込まれたゲート電極膜１７ｂ及びゲート絶縁膜１６ｂを有するダマシーンゲート構造２２ｂが形成される。
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、プラズマＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第１の実施例を完成させる。
本実施例によれば、フラッシュランプを用いた短時間熱処理により、ゲート電極膜に導入された不純物を拡散させる。このため、ゲート絶縁膜の耐圧等の素子特性が良好なＭＩＳＦＥＴが得られる。
また、本実施例によれば、ＭＩＳＦＥＴのゲート電極として用いられる金属シリサイド膜の仕事関数を変えることにより、ＭＩＳＦＥＴのしきい値電圧を容易に制御できる。
例えば、本実施例のゲート電極膜として用いたＷＳｉ２は、不純物を導入しない場合、仕事関数が４．３ｅＶ乃至４．６ｅＶ程度である。燐を不純物として導入することによって、ＮチャネルＭＩＳＦＥＴの仕事関数を０．１５ｅＶ乃至０．２ｅＶ程度下げられる。一方、ボロンを不純物として導入することによって、ＰチャネルＭＩＳＦＥＴの仕事関数を０．１５ｅＶ乃至０．２ｅＶ程度上げられる。この方法をＰチャネルＭＩＳＦＥＴのゲート電極及びＮチャネルＭＩＳＦＥＴのゲート電極に適用することにより、ＣＭＯＳ回路として高性能の特性が得られる。
更に、ゲート電極膜の仕事関数は不純物導入量によって制御できる。例えば、ＮチャネルＭＩＳＦＥＴについては不純物を導入せず、ＰチャネルＭＩＳＦＥＴについてだけ所望の不純物量を導入し、仕事関数を制御しても良い。
また、ダマシーンゲート構造を用いることにより、その後の熱処理が比較的低温で行われ、ゲート絶縁膜も信頼性の高いものが得られる。従って、ゲート絶縁膜としてハフニウム酸化膜等の金属酸化膜を用いても良い。
図６（ａ）乃至図９（ｊ）は本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面図である。この第２の実施例は、本発明をダマシーン型ＣＭＯＳ回路構造の絶縁ゲート型電界効果トランジスタに適用した例である。
先ず、図６（ａ）乃至図６（ｃ）を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。
図６（ａ）に示すように、半導体基体であるＰ型のシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて第２の絶縁膜１２と第１の絶縁膜１１を選択的にエッチングし、マスクパターンを形成する。
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図６（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０に形成された第３の絶縁膜１３及びマスクとして用いた第２の絶縁膜１２と第１の絶縁膜１１を除去する。図６（ｃ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
続いて、図６（ｃ）に示すように、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ回路構造におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域が形成される。
次に、図７（ｄ）乃至図７（ｆ）を用いて、ダミーゲート構造を形成する製造工程について説明する。
先ず、シリコン基板１０に１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するため、前述のシリコン酸化膜を介してシリコン基板１０へイオン注入法で導電型不純物を導入する。即ち、Ｎ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２乃至１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
続いて、図７（ｄ）に示すように、シリコン基板１０の表面を、酸素雰囲気中、８００乃至９００℃程度で熱酸化することにより、ダミーゲート絶縁膜１６ａとして膜厚６ｎｍ程度の熱酸化膜を形成する。続いて、ＣＶＤ法を用い、ダミーゲート電極膜１７ａとして多結晶シリコン膜を例えば１００ｎｍ程度成長する。更に、キャップ膜１８として、例えばシリコン窒化膜を３０ｎｍ成長する。
続いて、図７（ｅ）に示すように、リソグラフィ法、ドライエッチング法を用い、キャップ膜１８、ダミーゲート電極膜１７ａを選択的にエッチングし、ダミーゲート構造２２を形成する。更に、キャップ膜１８及びダミーゲート電極膜１７ａをマスクとしてイオン注入法によりエクステンション領域１９ａ、１９ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、キャップ膜１８及びダミーゲート電極膜１７ａをマスクにしてダミーゲート絶縁膜１６ａをエッチングし、その後、イオン注入法によりエクステンション領域２４ａ、２４ｂを形成しても良い。
次に、図７（ｆ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０乃至４０ｎｍ、シリコン基板１０の全面に形成する。ドライエッチング法を用い、シリコン基板１０及びキャップ膜１８の表面領域上のシリコン窒化膜だけを除去し、シリコン窒化膜をダミーゲート構造２２の周側面に側壁絶縁膜２０として選択的に残存させる。
続いて、ダミーゲート構造２２及びその周囲の側壁絶縁膜２０をマスクとしてイオン注入法によりソース及びドレイン領域２１ａ、２１ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。更に、ダミーゲート構造２２及びその周囲の側壁絶縁膜２０をマスクとしてダミーゲート絶縁膜１６ａをエッチングする。
次に、図示しないコバルト膜をスパッタ法でシリコン基板１０全面に形成する。その後の熱処理により、ソース及びドレイン領域２１ａ、２１ｂのシリコン層とだけコバルト膜を反応させ、コバルトシリサイド層に変換する。図７（ｆ）に示すように、ソース及びドレイン領域２１ａ、２１ｂの上にコバルトシリサイド層２５ａ、２５ｂが選択的に形成される。続いて、残存するコバルト膜を選択的に除去する。
次に、シリコン酸化膜をＣＶＤ法でシリコン基板１０全面に堆積する。その後、キャップ膜１８、側壁絶縁膜２０の上面が露出するまでＣＭＰ法、エッチング法により上記絶縁膜を除去する。図８（ｇ）に示すように、表面を平坦化して層間絶縁膜２４を選択的に残存させる。
更に、図８（ｈ）に示すように、例えば燐酸を用いて、シリコン窒化膜からなるキャップ膜１８をシリコン酸化膜からなる層間絶縁膜２４に対して選択的に除去する。更に、例えば、フッ素などのハロゲン原子のラジカルを用いたエッチング法により、多結晶シリコン膜からなるダミー電極膜１７ａをシリコン酸化膜からなる層間絶縁膜２４及びシリコン窒化膜からなる側壁絶縁膜２０に対して選択的に除去する。更に、例えば、希フッ酸により、ダミーゲート絶縁膜１６ａを除去することにより、後で述べるゲート絶縁膜及びゲート電極が埋め込まれる空間領域２２ａを形成する。
次に、図９（ｉ）に示すように、高誘電体ゲート絶縁膜１６ｃとしてハフニウム酸化膜をＣＶＤ法若しくはスパッタ法によりシリコン基板１０の全面に形成する。続いて、ＣＶＤ法若しくはスパッタ法を用い、ゲート電極膜１７ｃとして金属シリサイド膜である、例えばＮｉＳｉ２膜を１００ｎｍ程度形成する。ゲート電極膜１７ｃは空間領域２２ａに埋め込まれると共に、シリコン基板１０の表面領域へも堆積する。
更に、ゲート電極膜１７ｃの仕事関数を制御するため、ＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのそれぞれのゲート電極膜１７ｃに不純物を導入する。不純物導入のプロセスは第1の実施例において示したプロセスと同様であるため、詳しい説明は省略する。ゲート電極膜１７ｃが不純物添加金属シリサイド膜である。
Ｎ型ウェル領域１５ａが形成されたＰチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７ｃにＰ型不純物であるボロンを１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度、選択的にイオン注入法を用いて導入する。また、Ｐ型ウェル領域１５ｂが形成されたＮチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７ｃにＮ型不純物である燐を１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度、選択的にイオン注入法を用いて導入する。
次に、フラッシュランプアニール法を用い、導入されたシリコンにおけるＰ型不純物であるボロン及びＮ型不純物である燐を拡散する。例えば、シリコン基板１０を５５０℃に加熱し、可視光領域の波長を主としてインコヒーレント光を１０乃至１００ミリ秒程度照射する。フラッシュランプを用いることにより、ゲート電極膜１７ｃであるＮｉＳｉ２膜だけが効率良く、短時間だけ高温に加熱される。
更に、ドライエッチング法或いはＣＭＰ法を用いて表面を平坦化する。図９（ｊ）に示すように、埋め込まれたゲート電極膜１７ｃ及び高誘電体ゲート絶縁膜１６ｃを有するダマシーンゲート構造２２ｂが形成される。
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、プラズマＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第２の実施例を完成させる。
本実施例によれば、フラッシュランプを用いた短時間熱処理により、ゲート電極膜に導入された不純物を拡散させる。このため、ゲート絶縁膜の耐圧等の素子特性が良好なＭＩＳＦＥＴが得られる。
また、本実施例によれば、ＭＩＳＦＥＴのゲート電極として用いられるシリサイド膜の仕事関数を変えることにより、ＭＩＳＦＥＴのしきい値電圧を容易に制御できる。
更に、ゲート電極膜の仕事関数は不純物導入量によって制御がでる。例えば、ＮチャネルＭＩＳＦＥＴについては不純物を導入せず、ＰチャネルＭＩＳＦＥＴについてだけ所望の不純物量を導入し、仕事関数を制御しても良い。
また、ダマシーンゲート構造を用いることにより、その後の熱処理が比較的低温で行われ、高誘電体膜で形成されたゲート絶縁膜も信頼性の高いものが得られる。
ソース及びドレイン領域に金属シリサイド層を形成することにより、より高速のＭＩＳＦＥＴの動作が得られる。
図１０（ａ）乃至図１２（ｉ）は本発明による半導体装置の製造方法の第３の実施例を工程順に示す断面図である。この第３の実施例は、本発明を通常のＣＭＯＳ回路構造の絶縁ゲート型電界効果トランジスタに適用した例である。
先ず、図１０（ａ）乃至図１０（ｃ）を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。
図１０（ａ）に示すように、半導体基体であるＰ型のシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて第２の絶縁膜１２と第１の絶縁膜１１を選択的にエッチングし、マスクパターンを形成する。
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図１０（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０に形成された第３の絶縁膜１３及びマスクとして用いた第２の絶縁膜１２及第１の絶縁膜１１を除去する。図１０（ｃ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
続いて、図１０（ｃ）に示すように、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ回路構造におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域が形成される。
次に、図１１（ｄ）乃至図１２（ｉ）を用いて、ゲート構造を形成する製造工程について説明する。
先ず、シリコン基板１０に１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。その後、ＭＩＳＦＥＴのしきい値電圧制御のため、前述のシリコン酸化膜を介してＮ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
続いて、図１１（ｄ）に示すように、シリコン基板１０の表面を、酸素雰囲気中、９００℃で熱酸化することにより、ゲート絶縁膜１６として膜厚６ｎｍ程度の熱酸化膜を形成する。次に、ＣＶＤ法を用い、ゲート電極膜１７として金属シリサイド膜である、例えばＷＳｉ２膜を１００ｎｍ程度形成する。更に、ゲート電極膜１７の仕事関数を制御するため、ＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのそれぞれのゲート電極膜１７に不純物を導入する。
図１１（ｅ）に示すように、リソグラフィ法を用い、Ｐ型ウェル領域１５ｂが形成されたＮチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７を選択的に第１のレジスト膜１８ａで覆う。次に、Ｎ型ウェル領域１５ａが形成されたＰチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７にＰ型不純物であるボロンを１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度、選択的にイオン注入法を用いて導入する。続いて、第１のレジスト膜１８ａを剥離する。
更に、図１１（ｆ）に示すように、リソグラフィ法を用い、Ｎ型ウェル領域１５ａが形成されたＰチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７を選択的に第２のレジスト膜１８ｂで覆う。次に、Ｐ型ウェル領域１５ｂが形成されたＮチャネルＭＩＳＦＥＴ領域におけるゲート電極膜１７にＮ型不純物である燐を１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度、選択的にイオン注入法を用いて導入する。続いて、第２のレジスト膜１８ｂを剥離する。ゲート電極膜１７が不純物添加金属シリサイド膜である。
次に、図１２（ｇ）に示すように、フラッシュランプアニール法を用い、導入されたＰ型不純物であるボロン及びＮ型不純物である燐を拡散する。例えば、シリコン基板１０を５５０℃に加熱し、可視光領域の波長を主としてインコヒーレント光を１０乃至１００ミリ秒程度照射する。フラッシュランプを用いることにより、ゲート電極膜１７であるＷＳｉ２膜だけが効率良く、高温に加熱される。
続いて、リソグラフィ法及びドライエッチング法を用い、ゲート電極膜１７及びゲート絶縁膜１６を選択的にエッチングし、図１２（ｈ）に示すようにゲート絶縁膜１６及びゲート電極膜１７からなる積層構造を形成する。更にゲート電極膜１７をマスクとしてイオン注入法によりエクステンション領域１９ａ、１９ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱酸化膜をパターニングせずに、イオン注入法によりエクステンション領域１９ａ、１９ｂを形成し、その後、熱酸化膜をパターニングしてゲート絶縁膜領域を形成する方法を用いても良い。
次に、ＣＶＤ法によってシリコン窒化膜を２０乃至４０ｎｍ、シリコン基板１０の全面に形成する。ドライエッチング法を用い、シリコン基板１０及びゲート電極膜１７の表面領域だけを除去し、図１２（ｉ）に示すように、シリコン窒化膜をゲート電極膜１７の周側面に側壁絶縁膜２０として選択的に残存させる。続いて、ゲート及び側壁絶縁膜２０をマスクとしてイオン注入法によりソース及びドレイン領域２１ａ、２１ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、ＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成する。更に、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第３の実施例を完成させる。
本実施例によれば、フラッシュランプを用いた短時間熱処理により、ゲート電極膜に導入された不純物を拡散させる。このため、ゲート絶縁膜の耐圧等の素子特性が良好なＭＩＳＦＥＴが得られる。
また、本実施例によれば、ＭＩＳＦＥＴのゲート電極として用いられるシリサイド膜の仕事関数を変えることにより、ＭＩＳＦＥＴのしきい値電圧を容易に制御できる。
例えば、本実施例のゲート電極膜として用いたＷＳｉ２は、不純物を導入しない場合、仕事関数が４．３ｅＶ乃至４．６ｅＶ程度である。燐を不純物として導入することによって、ＮチャネルＭＩＳＦＥＴの仕事関数を０．１５ｅＶ乃至０．２ｅＶ程度下げられる。一方、ボロンを不純物として導入することによって、ＰチャネルＭＩＳＦＥＴの仕事関数を０．１５ｅＶ乃至０．２ｅＶ程度上げられる。この方法をＰチャネルＭＩＳＦＥＴのゲート電極及びＮチャネルＭＩＳＦＥＴのゲート電極に適用することにより、ＣＭＯＳ回路として高性能の特性が得られる。
更に、ゲート電極膜の仕事関数は不純物量によって制御できる。例えば、ＮチャネルＭＩＳＦＥＴについては不純物を導入せず、ＰチャネルＭＩＳＦＥＴについてだけ所望の不純物量を導入し、仕事関数を制御しても良い。
図１３（ａ）乃至図１４（ｆ）は本発明による半導体装置の製造方法の第４の実施例を工程順に示す断面図である。この第４の実施例は、本発明を通常のＣＭＯＳ回路構造の絶縁ゲート型電界効果トランジスタに適用した例である。
また、本実施例における製造工程では、不純物添加金属シリサイド膜における不純物は金属シリサイド膜形成時に添加する。それ以外の製造工程は、実施例３に示した製造工程と基本的に同じである。
先ず、図１３（ａ）乃至図１３（ｃ）を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。
図１３（ａ）に示すように、半導体基体であるＰ型のシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて第２の絶縁膜１２と第１の絶縁膜１１を選択的にエッチングし、マスクパターンを形成する。
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図１３（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０に形成された第３の絶縁膜１３及びマスクとして用いた第２の絶縁膜１２と第１の絶縁膜１１を除去する。図１３（ｃ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
続いて、図１３（ｃ）に示すように、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ回路構造におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域が形成される。
次に、図１４（ｄ）乃至図１４（ｆ）を用いて、ゲート構造を形成する製造工程について説明する。
先ず、シリコン基板１０に１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。その後、ＭＩＳＦＥＴのしきい値電圧制御のため、前述のシリコン酸化膜を介してＮ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
続いて、図１４（ｄ）に示すように、シリコン基板１０の表面を、酸素雰囲気中、９００℃で熱酸化することにより、ゲート絶縁膜１６として膜厚６ｎｍ程度の熱酸化膜を形成する。次に、ＣＶＤ法を用い、ゲート電極膜１７ｄとして金属シリサイド膜である、例えばＷＳｉ２膜を１００ｎｍ程度形成する。また、形成時にＰＨ３ガスを装置内に導入し、分解した燐を金属シリサイド膜に添加する。ゲート電極膜１７ｄが不純物添加金属シリサイド膜である。
次に、フラッシュランプアニール法を用い、導入されたＮ型不純物である燐を拡散する。例えば、シリコン基板１０を５５０℃に加熱し、可視光領域の波長を主としてインコヒーレント光を１０乃至１００ミリ秒程度照射する。フラッシュランプを用いることにより、ゲート電極膜１７ｄであるＷＳｉ２膜だけが効率良く、高温に加熱される。
続いて、リソグラフィ法及びドライエッチング法を用い、ゲート電極膜１７ｄ及びゲート絶縁膜１６を選択的にエッチングしゲート絶縁膜１６及びゲート電極膜１７ｄからなる積層構造を形成する。
更にゲート電極膜１７ｄをマスクとしてイオン注入法によりエクステンション領域１９ａ、１９ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
次に、ＣＶＤ法によってシリコン窒化膜を２０乃至４０ｎｍ、シリコン基板１０の全面に形成する。ドライエッチング法を用い、シリコン基板１０及びゲート電極膜１７の表面領域だけを除去し、図１４（ｆ）に示すように、シリコン窒化膜をゲート電極膜１７の周側面に側壁絶縁膜２０として選択的に残存させる。続いて、ゲート及び側壁絶縁膜２０をマスクとしてイオン注入法によりソース及びドレイン領域２１ａ、２１ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、ＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成する。更に、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第４の実施例を完成させる。
本実施例によれば、フラッシュランプを用いた短時間熱処理により、ゲート電極膜に導入された不純物を拡散させる。このため、ゲート絶縁膜の耐圧等の素子特性が良好なＭＩＳＦＥＴが得られる。
更に、本実施例によれば、ゲート電極膜を形成する時に、不純物を添加するため、工程が簡略化される。また、ＭＩＳＦＥＴのゲート電極として用いられるシリサイド膜の仕事関数を不純物添加する際の添加量を制御することにより変えることができる。従って、ＭＩＳＦＥＴのしきい値電圧を容易に制御できる。
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
不純物添加金属シリサイド電極膜はタングステンシリサイド、ニッケルシリサイド以外にもコバルト、チタン、モリブデン、タンタル、パラジウム、白金、ニオブ等のシリサイドでも良い。
また、不純物添加金属シリサイド電極膜における金属とシリコンとの組成比も、例えば、タングステンシリサイド膜の場合、ＷＳｉ２とは限らない。他の金属シリサイド電極膜及び不純物添加金属シリサイド電極膜においても同様である。
金属シリサイド電極膜に導入される不純物及び不純物添加金属シリサイド電極膜に添加される不純物は燐及びボロン以外に、シリコンにＮ型導電性を与える不純物として砒素、アンチモン、シリコンにＰ型導電性を与える不純物としてガリウム、インジウムも同様の効果が得られる。
金属シリサイド電極膜への不純物の導入は、イオン注入法に限らず、不純物添加シリコン酸化膜を金属シリサイド電極膜上へ形成した後、熱処理を行う方法を用いても良いことは勿論である。
不純物添加金属シリサイド電極膜に照射されるエネルギービームはインコヒーレント光だけでなく、エキシマレーザ、アルゴンレーザ等のレーザ光、或いは電子ビームであっても良い。
また、ゲート絶縁膜はシリコン酸化膜以外に、シリコン窒化膜、或いはシリコン酸化とシリコン窒化膜との積層膜でも良い。また、チタン酸化膜、ハフニウム酸化膜等の金属系の酸化膜を単独で、或いは積層構造にして組合せて使用できることは勿論である。
ソース及びドレイン領域に形成する金属或いは金属シリサイド層はコバルトシリサイドだけでなく、タングステン、ニッケル、チタン、モリブデン、タンタル、パラジウム、白金、ニオブ等の金属或いは金属シリサイドでも良い。
金属シリサイド電極膜或いは不純物添加金属シリサイド電極膜を有する素子としては、ＣＭＯＳ回路を構成するＭＩＳＦＥＴだけでなく、Ｐ型ＭＩＳＦＥＴ或いはＮ型ＭＩＳＦＥＴがそれぞれ単独で構成されている素子、又は、メモリセルトランジスタ素子であっても良い。
半導体基体としてはシリコン基板に限らず、ＧａＡｓ基板等のＩＩＩ―Ｖ族半導体基板、ＳＯＩ基板等の絶縁性を有する基板でも同様な効果が得られる。
本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第１の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第２の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第３の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第３の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第３の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第４の実施例を工程順に示す断面の模式図。 本発明による半導体装置の製造方法における第４の実施例を工程順に示す断面の模式図。
符号の説明
１０ シリコン基板
１１ 第１の絶縁膜
１２ 第２の絶縁膜
１３ 第３の絶縁膜
１４ 素子分離領域
１５ａ Ｎ型ウェル領域
１５ｂ Ｐ型ウェル領域
１６、１６ｂ ゲート絶縁膜
１７、１７ｂ、１７ｃ、１７ｄ ゲート電極膜
１８ａ 第１のレジスト膜
１８ｂ 第２のレジスト膜
１９ａ、１９ｂ エクステンション領域
２０ 側壁絶縁膜
２１ａ、２１ｂ ソース及びドレイン領域
１６ａ ダミーゲート絶縁膜
１７ａ ダミーゲート電極膜
２２ ダミーゲート構造
２３ ライナ絶縁膜
２４ 層間絶縁膜
２２ａ 空間領域
２２ｂ ダマシーンゲート構造
１８ キャップ膜
２５ａ、２５ｂ 金属シリサイド層
１６ｃ 高誘電体ゲート絶縁膜

Claims (11)

  1. 半導体基体に素子分離領域を形成する工程と、
    前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に不純物添加金属シリサイド膜を形成する工程と、
    エネルギービームを前記不純物添加金属シリサイド膜に照射して前記不純物添加金属シリサイド膜を熱処理する工程と、
    前記不純物添加金属シリサイド膜をパターニングしてゲート電極膜を形成する工程と、
    少なくともパターニングされた前記ゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
  2. 前記ゲート電極膜を形成する工程と、前記ソース及びドレイン領域を形成する工程との間に、前記ゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、エクステンション領域を形成する工程と、前記ゲート電極膜の側周壁領域に側壁絶縁膜を形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 半導体基体に素子分離領域を形成する工程と、
    前記素子分離領域に囲まれた素子領域にダミーゲート絶縁膜を形成する工程と、
    前記ダミーゲート絶縁膜上にダミーゲート電極膜を形成する工程と、
    前記ダミーゲート電極膜をパターニングしてダミーゲート電極を形成する工程と、
    前記ダミーゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、エクステンション領域を形成する工程と、
    前記ダミーゲート電極膜の側周壁領域に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成された前記ダミーゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程と、
    前記ダミーゲート電極膜及び前記ダミー絶縁膜を除去して空間部を形成する工程と、
    前記空間部の前記半導体基体上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、不純物添加金属シリサイド膜を形成する工程と、
    エネルギービームを前記不純物添加金属シリサイド膜に照射して前記不純物添加金属シリサイド膜を熱処理する工程とを
    有することを特徴とする半導体装置の製造方法。
  4. 前記不純物添加金属シリサイド膜に導入される不純物がシリコンに導電型を与える不純物であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 半導体基体に素子分離領域を形成する工程と、
    前記素子分離領域に囲まれた素子領域の一部にＰ型ウェル領域を、他の一部の素子領域にＮ型ウェル領域を形成し、それぞれＮ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域とする工程と、
    前記Ｎ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に金属シリサイド膜を形成する工程と、
    前記Ｐ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＰ型不純物を導入する工程と、
    エネルギービームを不純物が導入された前記金属シリサイド膜に照射して前記金属シリサイド膜を熱処理する工程と、
    前記金属シリサイド膜をパターニングしてゲート電極膜を形成する工程と、
    少なくともパターニングされた前記ゲート電極膜をマスクに、前記素子領域の一領域を挟むようにＰ型絶縁ゲート電界効果トランジスタ領域へはＰ型を与える不純物を、Ｎ型絶縁ゲート電界効果トランジスタ領域へはＮ型を与える不純物をそれぞれ導入し、ソース及びドレイン領域を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
  6. 前記ゲート電極膜を形成する工程と、前記ソース及びドレイン領域を形成する工程との間に、前記ゲート電極膜をマスクに前記素子領域の一領域を挟むように導電型を与える不純物を導入し、エクステンション領域を形成する工程と、前記ゲート電極膜の側周壁領域に側壁絶縁膜を形成する工程とを有することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記Ｐ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＰ型不純物を導入する工程と、エネルギービームを不純物が導入された前記金属シリサイド膜に照射して前記金属シリサイド膜を熱処理する工程との間に、前記Ｎ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＮ型不純物を導入する工程を有することを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
  8. 半導体基体に素子分離領域を形成する工程と、
    前記素子分離領域に囲まれた素子領域の一部にＰ型ウェル領域を、他の一部の素子領域にＮ型ウェル領域を形成し、それぞれＮ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域とする工程と、
    前記Ｎ型絶縁ゲート電界効果トランジスタ領域及びＰ型絶縁ゲート電界効果トランジスタ領域にダミーゲート絶縁膜を形成する工程と、
    前記ダミーゲート絶縁膜上にダミーゲート電極膜を形成する工程と、
    前記ダミーゲート電極膜をパターニングしてダミーゲート電極を形成する工程と、
    前記ダミーゲート電極をマスクに前記素子領域の一領域を挟むようにＰ型絶縁ゲート電界効果トランジスタ領域へはＰ型を与える不純物を、Ｎ型絶縁ゲート電界効果トランジスタ領域へはＮ型を与える不純物をそれぞれ導入し、エクステンション領域を形成する工程と、
    前記ダミーゲート電極の側周壁領域に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成された前記ダミーゲート電極をマスクに、前記素子領域の一領域を挟むようにＰ型絶縁ゲート電界効果トランジスタ領域へはＰ型を与える不純物を、Ｎ型絶縁ゲート電界効果トランジスタ領域へはＮ型を与える不純物をそれぞれ導入し、ソース及びドレイン領域を形成する工程と、
    前記ダミーゲート電極膜及び前記ダミー絶縁膜を除去して空間部を形成する工程と、
    前記空間部の前記半導体基体上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、金属シリサイド膜を形成する工程と、
    前記Ｐ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＰ型不純物を導入する工程と、
    エネルギービームを不純物が導入された前記金属シリサイド膜に照射して前記金属シリサイド膜を熱処理する工程とを
    有することを特徴とする半導体装置の製造方法。
  9. 前記Ｐ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＰ型不純物を導入する工程と、エネルギービームを前記金属シリサイド膜に照射して前記金属シリサイド膜を熱処理する工程との間に、前記Ｎ型絶縁ゲート電界効果トランジスタ領域の前記金属シリサイド膜へ、シリコンにおけるＮ型不純物を導入する工程を有することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記ソース及びドレイン領域を形成する工程の後に、前記ソース及びドレイン領域上に金属乃至は金属シリサイド層を形成する工程を有することを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記エネルギービームがインコヒーレント光であることを特徴とする請求項１乃至請求項１０のいずれか１項に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227865A (ja) * 2006-02-27 2007-09-06 Seiko Epson Corp シリサイドの形成方法及び半導体装置の製造方法
US7667273B2 (en) 2006-06-05 2010-02-23 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN107564863A (zh) * 2016-06-30 2018-01-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237743A1 (en) * 2007-03-30 2008-10-02 Texas Instruments Incorporated Integration Scheme for Dual Work Function Metal Gates
US7791112B2 (en) * 2007-10-04 2010-09-07 International Business Machines Corporation Channel stress engineering using localized ion implantation induced gate electrode volumetric change
US7892906B2 (en) * 2008-01-30 2011-02-22 Texas Instruments Incorporated Method for forming CMOS transistors having FUSI gate electrodes and targeted work functions
KR101486425B1 (ko) * 2008-11-19 2015-01-27 삼성전자주식회사 듀얼 게이트 반도체 장치의 제조방법
CN102593000B (zh) 2011-01-13 2015-01-14 中国科学院微电子研究所 半导体器件及其制造方法
US8432002B2 (en) * 2011-06-28 2013-04-30 International Business Machines Corporation Method and structure for low resistive source and drain regions in a replacement metal gate process flow
CN103377931B (zh) * 2012-04-23 2016-04-13 中国科学院微电子研究所 半导体结构及其制造方法
CN103855008A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 N型mosfet及其制造方法
CN105990140A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106328501B (zh) * 2015-06-23 2019-01-01 中国科学院微电子研究所 半导体器件的制造方法
DE102017103464B4 (de) 2016-07-29 2021-09-30 Taiwan Semiconductor Manufacturing Co. Ltd. Design für ein metall-gate und einen kontaktstift und verfahren zu deren herstellung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5750427A (en) 1980-09-12 1982-03-24 Ushio Inc Annealing device and annealing method
JPS59114868A (ja) 1982-12-21 1984-07-03 Toshiba Corp 半導体装置の製造方法
JPH08153804A (ja) * 1994-09-28 1996-06-11 Sony Corp ゲート電極の形成方法
US5569624A (en) * 1995-06-05 1996-10-29 Regents Of The University Of California Method for shallow junction formation
JPH0982958A (ja) 1995-09-19 1997-03-28 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置およびその製造方法
KR100198652B1 (ko) * 1996-07-31 1999-06-15 구본준 반도체 소자의 전극형성방법
JPH10303410A (ja) 1997-02-27 1998-11-13 Sony Corp 半導体装置及びその製造方法
US5827762A (en) * 1997-05-02 1998-10-27 National Semiconductor Corporation Method for forming buried interconnect structue having stability at high temperatures
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US6218274B1 (en) * 1997-10-28 2001-04-17 Sony Corporation Semiconductor device and manufacturing method thereof
JP4237332B2 (ja) 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
JP3613113B2 (ja) 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227865A (ja) * 2006-02-27 2007-09-06 Seiko Epson Corp シリサイドの形成方法及び半導体装置の製造方法
US7667273B2 (en) 2006-06-05 2010-02-23 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN107564863A (zh) * 2016-06-30 2018-01-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

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