JPH0982958A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH0982958A JPH0982958A JP7239351A JP23935195A JPH0982958A JP H0982958 A JPH0982958 A JP H0982958A JP 7239351 A JP7239351 A JP 7239351A JP 23935195 A JP23935195 A JP 23935195A JP H0982958 A JPH0982958 A JP H0982958A
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Abstract
(57)【要約】
【課題】 駆動力を増大させつつゲート・ドレイン間容
量を低減させるとともにゲート抵抗を低減させる。 【解決手段】 Ｐ型Ｓｉ基板１１上にＳｉ3 Ｎ4 ゲート
絶縁膜１２を介し、ゲート電極形成用の導電体層とし
て、ドープ多結晶シリコン１３とノンドープ多結晶シリ
コン１４を堆積し、パターニングした後、Ｐ型Ｓｉ基板
１１とドープ多結晶シリコン１３とノンドープ多結晶シ
リコン１４を酸化すると、ドープ多結晶シリコン１３が
他の部分に比べて酸化速度が大きいことから、下部に一
対の側壁酸化膜１５を有する理想的なＴ型構造のゲート
電極１６ができる。また、Ｐ型Ｓｉ基板にイオン注入に
よって形成されるＮ型高濃度拡散層１７の浅い接合深さ
を有する部分のＰ型Ｓｉ基板１１の表面での接合部が一
対の側壁酸化膜１５の対向端部と一致している。また、
ゲート電極１６の上部に金属シリサイド層１８を設ける
だけでなく側部にも金属シリサイド層１９を形成する。
量を低減させるとともにゲート抵抗を低減させる。 【解決手段】 Ｐ型Ｓｉ基板１１上にＳｉ3 Ｎ4 ゲート
絶縁膜１２を介し、ゲート電極形成用の導電体層とし
て、ドープ多結晶シリコン１３とノンドープ多結晶シリ
コン１４を堆積し、パターニングした後、Ｐ型Ｓｉ基板
１１とドープ多結晶シリコン１３とノンドープ多結晶シ
リコン１４を酸化すると、ドープ多結晶シリコン１３が
他の部分に比べて酸化速度が大きいことから、下部に一
対の側壁酸化膜１５を有する理想的なＴ型構造のゲート
電極１６ができる。また、Ｐ型Ｓｉ基板にイオン注入に
よって形成されるＮ型高濃度拡散層１７の浅い接合深さ
を有する部分のＰ型Ｓｉ基板１１の表面での接合部が一
対の側壁酸化膜１５の対向端部と一致している。また、
ゲート電極１６の上部に金属シリサイド層１８を設ける
だけでなく側部にも金属シリサイド層１９を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路の超高
集積化を実現することができ、高速動作が可能で、かつ
低消費電力のＭＯＳ型半導体装置およびその製造方法に
関するものである。
集積化を実現することができ、高速動作が可能で、かつ
低消費電力のＭＯＳ型半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】超集積回路装置いわゆるＶＬＳＩにおい
て、ＭＯＳ型半導体装置は、超高集積化、高速動作およ
び低消費電力化の要請からデバイスの微細化が行われて
いる。このデバイスの微細化に伴い、寄生効果すなわち
寄生容量、寄生抵抗の増大により、もはやスケーリング
のトレンドに従った回路特性を維持できなくなりつつあ
る。具体的には以下の２つの大きな問題点がある。
て、ＭＯＳ型半導体装置は、超高集積化、高速動作およ
び低消費電力化の要請からデバイスの微細化が行われて
いる。このデバイスの微細化に伴い、寄生効果すなわち
寄生容量、寄生抵抗の増大により、もはやスケーリング
のトレンドに従った回路特性を維持できなくなりつつあ
る。具体的には以下の２つの大きな問題点がある。
【０００３】１）回路特性に大きな影響を及ぼすゲート
・ドレイン間容量のうち、微細化に伴いゲート・ドレイ
ンオーバラップ容量（ゲート電極とドレイン領域が対向
している部分に生じる容量）は減少するが、フリンジ容
量（ゲート電極の側壁とドレイン領域の間に生じる容
量）はスケーリングされずに一定、むしろ酸化膜が薄く
なるために増加する。したがって、ゲート・ドレイン間
容量の全体に占めるフリンジ容量の割合は増加し、スケ
ーリングに見合った回路特性は期待できない。
・ドレイン間容量のうち、微細化に伴いゲート・ドレイ
ンオーバラップ容量（ゲート電極とドレイン領域が対向
している部分に生じる容量）は減少するが、フリンジ容
量（ゲート電極の側壁とドレイン領域の間に生じる容
量）はスケーリングされずに一定、むしろ酸化膜が薄く
なるために増加する。したがって、ゲート・ドレイン間
容量の全体に占めるフリンジ容量の割合は増加し、スケ
ーリングに見合った回路特性は期待できない。
【０００４】２）ゲート長の減少による単位ゲート幅の
ゲート抵抗の増加により、同じゲート幅で比較すると、
微細化に伴ってゲート電極のＲＣ遅延効果の全体の遅延
時間に占める割合は増大する。これらの２つの問題点を
解決する手段としては以下のような例がある。１）のゲ
ート・ドレイン間容量を低減する構造としてはＴ形ゲー
ト構造があり、また、２）のゲート抵抗を低減する構造
としてはサリサイドプロセスがある。その代表的な文献
としては、１）では例えばI.E.E.E 1991 I.E.D.M. Tech
nical Digest pp541-544に、２）では例えばIEEE Tran
s. on ED,ED-29, 1982, pp531-535に紹介されている。
ゲート抵抗の増加により、同じゲート幅で比較すると、
微細化に伴ってゲート電極のＲＣ遅延効果の全体の遅延
時間に占める割合は増大する。これらの２つの問題点を
解決する手段としては以下のような例がある。１）のゲ
ート・ドレイン間容量を低減する構造としてはＴ形ゲー
ト構造があり、また、２）のゲート抵抗を低減する構造
としてはサリサイドプロセスがある。その代表的な文献
としては、１）では例えばI.E.E.E 1991 I.E.D.M. Tech
nical Digest pp541-544に、２）では例えばIEEE Tran
s. on ED,ED-29, 1982, pp531-535に紹介されている。
【０００５】以上のＴ型ゲート構造およびサリサイドプ
ロセスを用いたＭＯＳ型半導体装置（ＭＯＳＦＥＴ）の
例を図３に示す。図３において、２１はＰ型不純物を添
加したＳｉ基板からなるＰ型半導体基板、２２はＰ型半
導体基板２１の主面に選択的に形成したゲート酸化膜、
２３はゲート酸化膜２２上に形成したＴ形のゲート電
極、２４は浅いＮ型高濃度拡散層（２×１０19ｃｍ-3程
度）、２５はＳｉＯ2 サイドウォール、２６は深いＮ型
高濃度拡散層（２×１０20ｃｍ-3程度）、２７はサリサ
イドプロセスによりゲート電極の上部に形成した金属シ
リサイド膜、２８はサリサイドプロセスによりＮ型高濃
度拡散層の表層部に形成した金属シリサイド膜である。
ロセスを用いたＭＯＳ型半導体装置（ＭＯＳＦＥＴ）の
例を図３に示す。図３において、２１はＰ型不純物を添
加したＳｉ基板からなるＰ型半導体基板、２２はＰ型半
導体基板２１の主面に選択的に形成したゲート酸化膜、
２３はゲート酸化膜２２上に形成したＴ形のゲート電
極、２４は浅いＮ型高濃度拡散層（２×１０19ｃｍ-3程
度）、２５はＳｉＯ2 サイドウォール、２６は深いＮ型
高濃度拡散層（２×１０20ｃｍ-3程度）、２７はサリサ
イドプロセスによりゲート電極の上部に形成した金属シ
リサイド膜、２８はサリサイドプロセスによりＮ型高濃
度拡散層の表層部に形成した金属シリサイド膜である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ようなＴ型ゲート構造およびサリサイドプロセスを採用
した構造は、ディープサブミクロン領域以下のＭＯＳ型
半導体装置として十分ではない。その理由は、従来のＴ
型ゲート構造ではゲート長が小さくなっても、構造上駆
動力があまり増加しないためである。
ようなＴ型ゲート構造およびサリサイドプロセスを採用
した構造は、ディープサブミクロン領域以下のＭＯＳ型
半導体装置として十分ではない。その理由は、従来のＴ
型ゲート構造ではゲート長が小さくなっても、構造上駆
動力があまり増加しないためである。
【０００７】図４は従来例のＮチャネルＭＯＳＦＥＴの
トランスコンダクタンスとゲート長の関係を示す図であ
り、横軸がゲート長Ｌgate（μｍ）を示し、縦軸が単位
ゲート幅あたりのトランスコンダクタンスＧｍ（ｍＳ／
ｍｍ）を示している。なお、トランスコンダクタンスＧ
ｍはＮチャネルＭＯＳＦＥＴのドレイン電流をＩdsと
し、ゲート電圧をＶgsとしたときに、∂Ｉds／∂Ｖgsで
表される。
トランスコンダクタンスとゲート長の関係を示す図であ
り、横軸がゲート長Ｌgate（μｍ）を示し、縦軸が単位
ゲート幅あたりのトランスコンダクタンスＧｍ（ｍＳ／
ｍｍ）を示している。なお、トランスコンダクタンスＧ
ｍはＮチャネルＭＯＳＦＥＴのドレイン電流をＩdsと
し、ゲート電圧をＶgsとしたときに、∂Ｉds／∂Ｖgsで
表される。
【０００８】図４において、一番上の曲線が通常の構造
のＮチャネルＭＯＳＦＥＴの特性であり、下の３本の曲
線がＴ型ゲート構造のＮチャネルＭＯＳＦＥＴの特性で
各々再酸化膜厚が１６ｎｍ，２４ｎｍ，３６ｎｍに対応
している。このＭＯＳ型ＦＥＴは、ゲート酸化膜厚ｔOX
が４ｎｍであり、シングルドレイン構造である。図４よ
り、通常の構造では、ゲート長が小さくなるとトランス
コンダクタンスが増加するのに対して、Ｔ型ゲート構造
では、ゲート長が小さくなってもトランスコンダクタン
スがあまり増加せず、駆動力が増加しない。
のＮチャネルＭＯＳＦＥＴの特性であり、下の３本の曲
線がＴ型ゲート構造のＮチャネルＭＯＳＦＥＴの特性で
各々再酸化膜厚が１６ｎｍ，２４ｎｍ，３６ｎｍに対応
している。このＭＯＳ型ＦＥＴは、ゲート酸化膜厚ｔOX
が４ｎｍであり、シングルドレイン構造である。図４よ
り、通常の構造では、ゲート長が小さくなるとトランス
コンダクタンスが増加するのに対して、Ｔ型ゲート構造
では、ゲート長が小さくなってもトランスコンダクタン
スがあまり増加せず、駆動力が増加しない。
【０００９】その理由は以下に説明する通りである。つ
まり、ゲート端に細長いバーズビークができ、その先端
位置を正確に制御するのはきわめて困難であり、したが
って図３のＰ型半導体基板２１の表面におけるＰ型半導
体基板２１と浅いＮ型高濃度拡散領域２４の境界、つま
りＰ型半導体基板２１と浅いＮ型高濃度拡散領域２４の
接合位置をＴ型のゲート電極２３の脚部の端部にちょう
ど合わせるのが困難である。接合位置の間隔を狭く設定
すると、場合によっては、ソースおよびドレインの両方
の浅いＮ型高濃度拡散領域２４がＰ型半導体基板２１の
表面でつながってしまい、ＭＯＳ型半導体装置のチャネ
ルがなくなるので、接合位置がＴ型のゲート電極２３の
脚部の直下より外寄りになるように、浅いＮ型高濃度拡
散領域２４を形成せざるを得ない。
まり、ゲート端に細長いバーズビークができ、その先端
位置を正確に制御するのはきわめて困難であり、したが
って図３のＰ型半導体基板２１の表面におけるＰ型半導
体基板２１と浅いＮ型高濃度拡散領域２４の境界、つま
りＰ型半導体基板２１と浅いＮ型高濃度拡散領域２４の
接合位置をＴ型のゲート電極２３の脚部の端部にちょう
ど合わせるのが困難である。接合位置の間隔を狭く設定
すると、場合によっては、ソースおよびドレインの両方
の浅いＮ型高濃度拡散領域２４がＰ型半導体基板２１の
表面でつながってしまい、ＭＯＳ型半導体装置のチャネ
ルがなくなるので、接合位置がＴ型のゲート電極２３の
脚部の直下より外寄りになるように、浅いＮ型高濃度拡
散領域２４を形成せざるを得ない。
【００１０】ところが、上述の接合位置が厚い酸化膜の
領域（Ｔ型のゲート電極２３の脚部より外側の領域）に
かかると、Ｐ型半導体基板２１の表面におけるＴ型のゲ
ート電極２３の脚部の端から接合位置までの間の領域
は、ゲート電極２３との間のゲート酸化膜２２の膜厚が
厚くなっているので電界が加わりにくく、しかも、Ｎ型
にドープされておらずＰ型のままであるので、ゲート電
極２３にゲート電圧を加えることにより、Ｔ型のゲート
電極２３の脚部の直下にチャネル部を形成したとして
も、チャネル部から浅いＮ型高濃度拡散層２４のまでの
Ｐ型領域が非常に大きな寄生抵抗になり、たとえチャネ
ル部の抵抗が小さくても、全体のトランスコンダクタン
スはその寄生抵抗で律則されてしまい、ゲート長が短く
なるにもかかわらず駆動力が増加しない。また、中心部
の酸化膜厚も再酸化によるバーズビークの成長によって
厚くなるため、実効的なゲート酸化膜厚が増大し、チャ
ネル部の抵抗が増加する。この現象はゲート長が小さく
なるほど顕著になる。この点でも駆動力の増加を制限し
ている。
領域（Ｔ型のゲート電極２３の脚部より外側の領域）に
かかると、Ｐ型半導体基板２１の表面におけるＴ型のゲ
ート電極２３の脚部の端から接合位置までの間の領域
は、ゲート電極２３との間のゲート酸化膜２２の膜厚が
厚くなっているので電界が加わりにくく、しかも、Ｎ型
にドープされておらずＰ型のままであるので、ゲート電
極２３にゲート電圧を加えることにより、Ｔ型のゲート
電極２３の脚部の直下にチャネル部を形成したとして
も、チャネル部から浅いＮ型高濃度拡散層２４のまでの
Ｐ型領域が非常に大きな寄生抵抗になり、たとえチャネ
ル部の抵抗が小さくても、全体のトランスコンダクタン
スはその寄生抵抗で律則されてしまい、ゲート長が短く
なるにもかかわらず駆動力が増加しない。また、中心部
の酸化膜厚も再酸化によるバーズビークの成長によって
厚くなるため、実効的なゲート酸化膜厚が増大し、チャ
ネル部の抵抗が増加する。この現象はゲート長が小さく
なるほど顕著になる。この点でも駆動力の増加を制限し
ている。
【００１１】また、ゲート幅が１０μｍで、ゲート酸化
膜厚が４ｎｍのＭＯＳＦＥＴでは、シート抵抗が１０オ
ーム／□程度であると仮定すると、そのゲート電極のＲ
Ｃ遅延は９ｐｓ程度になる。このＲＣ遅延は、シート抵
抗が一定ならば、ゲート長によらず一定である。例えば
ゲート長が０．１５μｍのＣＭＯＳプロセスにおいて
は、そのゲート遅延は３０ｐｓ程度と予測され、ゲート
電極のＲＣ遅延は全体の約１／３と非常に大きなものと
なる。
膜厚が４ｎｍのＭＯＳＦＥＴでは、シート抵抗が１０オ
ーム／□程度であると仮定すると、そのゲート電極のＲ
Ｃ遅延は９ｐｓ程度になる。このＲＣ遅延は、シート抵
抗が一定ならば、ゲート長によらず一定である。例えば
ゲート長が０．１５μｍのＣＭＯＳプロセスにおいて
は、そのゲート遅延は３０ｐｓ程度と予測され、ゲート
電極のＲＣ遅延は全体の約１／３と非常に大きなものと
なる。
【００１２】この発明の目的は、ディープサブミクロン
領域以下において、駆動力を増加させつつゲート・ドレ
イン間容量を低減することができるとともに、ゲート抵
抗を十分に低減することができるＭＯＳ型半導体装置お
よびその製造方法を提供することである。
領域以下において、駆動力を増加させつつゲート・ドレ
イン間容量を低減することができるとともに、ゲート抵
抗を十分に低減することができるＭＯＳ型半導体装置お
よびその製造方法を提供することである。
【００１３】
【課題を解決するための手段】請求項１記載のＭＯＳ型
半導体装置は、第１導電型の半導体基板の一主面にゲー
ト絶縁膜を選択的に形成し、ゲート絶縁膜上にゲート電
極を設け、ゲート電極の両端部とゲート絶縁膜の間にゲ
ート電極の両端位置より外方まで延びた一対の側壁酸化
膜を形成し、半導体基板のゲート絶縁膜を挾む領域に一
対の側壁酸化膜の下で浅い接合深さを有するとともに半
導体基板表面における接合位置が一対の側壁酸化膜の対
向端部と一致しソース／ドレインとなる一対の第２導電
型の高濃度拡散層を形成し、ゲート電極の上部および側
部にわたって第１の金属シリサイド膜を形成している。
半導体装置は、第１導電型の半導体基板の一主面にゲー
ト絶縁膜を選択的に形成し、ゲート絶縁膜上にゲート電
極を設け、ゲート電極の両端部とゲート絶縁膜の間にゲ
ート電極の両端位置より外方まで延びた一対の側壁酸化
膜を形成し、半導体基板のゲート絶縁膜を挾む領域に一
対の側壁酸化膜の下で浅い接合深さを有するとともに半
導体基板表面における接合位置が一対の側壁酸化膜の対
向端部と一致しソース／ドレインとなる一対の第２導電
型の高濃度拡散層を形成し、ゲート電極の上部および側
部にわたって第１の金属シリサイド膜を形成している。
【００１４】このＭＯＳ型半導体装置によると、ゲート
電極の両端部とゲート絶縁膜の間にゲート電極の両端位
置より外方まで延びた一対の側壁酸化膜が形成され、ゲ
ート電極がＴ型ゲート構造となり、ゲート電極の側部と
ドレイン／ソースである一対の第２導電型の高濃度拡散
層との間の距離が増加し、したがってゲート・ドレイン
間容量が低減される。また、一対の第２導電型の高濃度
拡散層の半導体基板表面における接合位置が一対の側壁
酸化膜の対向端部と一致するので、ゲート絶縁膜下のチ
ャネル部となる半導体基板の領域の全体にゲート電圧が
有効に加えられ、一対の側壁酸化膜下に高抵抗の部分が
残ることはないので、Ｔ型ゲート構造に伴いゲート長が
短くなった分だけ駆動力が増加することになる。また、
ゲート電極の上部だけでなく側部にも第１の金属シリサ
イド膜が形成されるので、ゲート抵抗が十分に低減され
る。また、第２の高濃度拡散層が一対の側壁酸化膜の下
で浅い接合深さを有しているので、ショートチャネル効
果に非常に強いデバイスとなる。
電極の両端部とゲート絶縁膜の間にゲート電極の両端位
置より外方まで延びた一対の側壁酸化膜が形成され、ゲ
ート電極がＴ型ゲート構造となり、ゲート電極の側部と
ドレイン／ソースである一対の第２導電型の高濃度拡散
層との間の距離が増加し、したがってゲート・ドレイン
間容量が低減される。また、一対の第２導電型の高濃度
拡散層の半導体基板表面における接合位置が一対の側壁
酸化膜の対向端部と一致するので、ゲート絶縁膜下のチ
ャネル部となる半導体基板の領域の全体にゲート電圧が
有効に加えられ、一対の側壁酸化膜下に高抵抗の部分が
残ることはないので、Ｔ型ゲート構造に伴いゲート長が
短くなった分だけ駆動力が増加することになる。また、
ゲート電極の上部だけでなく側部にも第１の金属シリサ
イド膜が形成されるので、ゲート抵抗が十分に低減され
る。また、第２の高濃度拡散層が一対の側壁酸化膜の下
で浅い接合深さを有しているので、ショートチャネル効
果に非常に強いデバイスとなる。
【００１５】請求項２記載のＭＯＳ型半導体装置は、請
求項１記載のＭＯＳ型半導体装置において、ゲート絶縁
膜を窒化膜としている。このＭＯＳ型半導体装置による
と、ゲート絶縁膜からその上のゲート電極への酸素の供
給が遮断され、ゲート絶縁膜上に一対の側壁酸化膜を形
成する際に酸素はゲート電極の側壁から供給されるのみ
となり、ゲート電極の中心部へは酸素が供給されないの
で、酸化膜はゲート電極の側壁からゲート電極の内部に
向かってゲート絶縁膜と略平行に進行することになり、
一対の側壁酸化膜がバーズビーク状になるのが抑えられ
て略四角形に近い状態となり、ゲート電極が理想的なＴ
型に近い状態となる。したがって、Ｔ型の脚部を細くせ
ずにＴ型の脚部を長くすることが容易となり、ゲート・
ドレイン間容量が一層低減される。
求項１記載のＭＯＳ型半導体装置において、ゲート絶縁
膜を窒化膜としている。このＭＯＳ型半導体装置による
と、ゲート絶縁膜からその上のゲート電極への酸素の供
給が遮断され、ゲート絶縁膜上に一対の側壁酸化膜を形
成する際に酸素はゲート電極の側壁から供給されるのみ
となり、ゲート電極の中心部へは酸素が供給されないの
で、酸化膜はゲート電極の側壁からゲート電極の内部に
向かってゲート絶縁膜と略平行に進行することになり、
一対の側壁酸化膜がバーズビーク状になるのが抑えられ
て略四角形に近い状態となり、ゲート電極が理想的なＴ
型に近い状態となる。したがって、Ｔ型の脚部を細くせ
ずにＴ型の脚部を長くすることが容易となり、ゲート・
ドレイン間容量が一層低減される。
【００１６】請求項３記載のＭＯＳ型半導体装置は、請
求項１または請求項２記載のＭＯＳ型半導体装置におい
て、一対の第２導電型の高濃度拡散層の表層部に第２の
金属シリサイド膜を形成している。このＭＯＳ型半導体
装置によると、ソース／ドレインの抵抗も減少すること
になる。請求項４記載のＭＯＳ型半導体装置の製造方法
は、第１導電型の半導体基板の一主面にゲート絶縁膜を
形成し、このゲート絶縁膜上にイオンがドーピングされ
た第１の導電性膜とイオンがドーピングされていない第
２の導電性膜を順に堆積し、ついで第２の導電性膜上の
ゲート電極になる所定の位置にフォトレジストをパター
ニングし、フォトレジストをマスクとしてゲート絶縁
膜，第１の導電性膜および第２の導電性膜からなる多層
膜を垂直方向に強い異方性エッチングにより半導体基板
の一主面が露出するまで選択的にエッチングする。その
後、フォトレジストを除去し、酸化工程により第１の導
電性膜の側部に成長する酸化膜が第２の導電性膜の側部
および上部と半導体基板に成長する酸化膜より厚くなる
ような一対の側壁酸化膜を形成し、ついで等方性のエッ
チングにより第２の導電性膜の側部および上部と半導体
基板に成長した酸化膜を除去し、第１の導電性膜の側部
に成長した酸化膜を第２の導電性膜の側部より突出した
状態に残置させる。つぎに、イオン注入法により一対の
側壁酸化膜の下で浅い接合深さを有するとともに半導体
基板表面における接合位置が前記一対の側壁酸化膜の対
向端部と一致しソース／ドレインとなる一対の第２導電
型の高濃度拡散層を半導体基板のゲート絶縁膜を挾む領
域に形成し、半導体基板およびゲート電極上に金属膜を
堆積し、ついでゲート電極の上部および側部と一対の第
２導電型の高濃度拡散層の表層部に位置する金属膜をシ
リサイド化し、その後シリサイド化されなかった金属膜
を除去する。
求項１または請求項２記載のＭＯＳ型半導体装置におい
て、一対の第２導電型の高濃度拡散層の表層部に第２の
金属シリサイド膜を形成している。このＭＯＳ型半導体
装置によると、ソース／ドレインの抵抗も減少すること
になる。請求項４記載のＭＯＳ型半導体装置の製造方法
は、第１導電型の半導体基板の一主面にゲート絶縁膜を
形成し、このゲート絶縁膜上にイオンがドーピングされ
た第１の導電性膜とイオンがドーピングされていない第
２の導電性膜を順に堆積し、ついで第２の導電性膜上の
ゲート電極になる所定の位置にフォトレジストをパター
ニングし、フォトレジストをマスクとしてゲート絶縁
膜，第１の導電性膜および第２の導電性膜からなる多層
膜を垂直方向に強い異方性エッチングにより半導体基板
の一主面が露出するまで選択的にエッチングする。その
後、フォトレジストを除去し、酸化工程により第１の導
電性膜の側部に成長する酸化膜が第２の導電性膜の側部
および上部と半導体基板に成長する酸化膜より厚くなる
ような一対の側壁酸化膜を形成し、ついで等方性のエッ
チングにより第２の導電性膜の側部および上部と半導体
基板に成長した酸化膜を除去し、第１の導電性膜の側部
に成長した酸化膜を第２の導電性膜の側部より突出した
状態に残置させる。つぎに、イオン注入法により一対の
側壁酸化膜の下で浅い接合深さを有するとともに半導体
基板表面における接合位置が前記一対の側壁酸化膜の対
向端部と一致しソース／ドレインとなる一対の第２導電
型の高濃度拡散層を半導体基板のゲート絶縁膜を挾む領
域に形成し、半導体基板およびゲート電極上に金属膜を
堆積し、ついでゲート電極の上部および側部と一対の第
２導電型の高濃度拡散層の表層部に位置する金属膜をシ
リサイド化し、その後シリサイド化されなかった金属膜
を除去する。
【００１７】このＭＯＳ型半導体装置の製造方法による
と、ゲート電極がイオンがドーピングされた第１の導電
性膜（例えばドープ多結晶シリコンからなる）とイオン
がドーピングされていない第２の導電性膜（例えばノン
ドープ多結晶シリコンからなる）の２層構造になってお
り、酸化工程では第１の導電性膜の酸化レートが第２の
導電性膜の酸化レートより大きいために、ゲート電極の
形状がＴ型になる。したがって、ゲート・ドレイン間容
量が小さくなる。
と、ゲート電極がイオンがドーピングされた第１の導電
性膜（例えばドープ多結晶シリコンからなる）とイオン
がドーピングされていない第２の導電性膜（例えばノン
ドープ多結晶シリコンからなる）の２層構造になってお
り、酸化工程では第１の導電性膜の酸化レートが第２の
導電性膜の酸化レートより大きいために、ゲート電極の
形状がＴ型になる。したがって、ゲート・ドレイン間容
量が小さくなる。
【００１８】また、半導体基板表面における接合位置が
一対の側壁酸化膜の対向端部と一致させているので、ゲ
ート絶縁膜下のチャネル部となる半導体基板の領域の全
体にゲート電圧を有効に加えることができ、一対の側壁
酸化膜下に高抵抗の部分が残ることはないので、Ｔ型ゲ
ート構造に伴いゲート長が短くなった分だけ駆動力が増
加することはになる。なお、駆動力を増加させることが
可能であるのは、酸化レートの違いを利用して一対の側
壁酸化膜を形成しているので、その長さを精度よく制御
することができ、したがって、イオン注入により形成す
る高濃度拡散層の接合位置を一対の側壁酸化膜の対向端
部に容易に合わせることができるからである。
一対の側壁酸化膜の対向端部と一致させているので、ゲ
ート絶縁膜下のチャネル部となる半導体基板の領域の全
体にゲート電圧を有効に加えることができ、一対の側壁
酸化膜下に高抵抗の部分が残ることはないので、Ｔ型ゲ
ート構造に伴いゲート長が短くなった分だけ駆動力が増
加することはになる。なお、駆動力を増加させることが
可能であるのは、酸化レートの違いを利用して一対の側
壁酸化膜を形成しているので、その長さを精度よく制御
することができ、したがって、イオン注入により形成す
る高濃度拡散層の接合位置を一対の側壁酸化膜の対向端
部に容易に合わせることができるからである。
【００１９】また、一対の側壁酸化膜により、ゲート電
極上のシリサイド層とソース／ドレインのシリサイド層
とが絶縁されるために、ゲート電極の上部だけでなく側
部もシリサイド化でき、ゲート抵抗が十分に低減され
る。また、一対の側壁酸化膜により１回の注入工程で接
合深さが浅い高濃度拡散層と接合深さが深い高濃度拡散
層、すなわちエクステンションソース／ドレインが形成
される。
極上のシリサイド層とソース／ドレインのシリサイド層
とが絶縁されるために、ゲート電極の上部だけでなく側
部もシリサイド化でき、ゲート抵抗が十分に低減され
る。また、一対の側壁酸化膜により１回の注入工程で接
合深さが浅い高濃度拡散層と接合深さが深い高濃度拡散
層、すなわちエクステンションソース／ドレインが形成
される。
【００２０】請求項５記載のＭＯＳ型半導体装置の製造
方法は、請求項４記載のＭＯＳ型半導体装置の製造方法
において、ゲート絶縁膜を窒化膜としている。このＭＯ
Ｓ型半導体装置によると、ゲート絶縁膜からその上のゲ
ート電極への酸素の供給が遮断され、ゲート絶縁膜上に
一対の側壁酸化膜を形成する際に酸素はゲート電極の側
壁から供給されるのみとなり、ゲート電極の中心部には
酸素は供給されない。したがって、酸化膜はゲート電極
の側壁からゲート電極の内部に向かってゲート絶縁膜と
略平行に進行することになり、一対の側壁酸化膜がバー
ズビーク状になるのが抑えられて略四角形に近い状態と
なり、ゲート電極が理想的なＴ型に近い状態になる。し
たがって、Ｔ型の脚部を細くせずにＴ型の脚部を長くす
ることが容易となり、ゲート・ドレイン間容量が一層低
減される。
方法は、請求項４記載のＭＯＳ型半導体装置の製造方法
において、ゲート絶縁膜を窒化膜としている。このＭＯ
Ｓ型半導体装置によると、ゲート絶縁膜からその上のゲ
ート電極への酸素の供給が遮断され、ゲート絶縁膜上に
一対の側壁酸化膜を形成する際に酸素はゲート電極の側
壁から供給されるのみとなり、ゲート電極の中心部には
酸素は供給されない。したがって、酸化膜はゲート電極
の側壁からゲート電極の内部に向かってゲート絶縁膜と
略平行に進行することになり、一対の側壁酸化膜がバー
ズビーク状になるのが抑えられて略四角形に近い状態と
なり、ゲート電極が理想的なＴ型に近い状態になる。し
たがって、Ｔ型の脚部を細くせずにＴ型の脚部を長くす
ることが容易となり、ゲート・ドレイン間容量が一層低
減される。
【００２１】請求項６記載のＭＯＳ型半導体装置の製造
方法は、請求項４または請求項５記載のＭＯＳ型半導体
装置の製造方法において、第１および第２の導電性膜を
多結晶シリコン膜としている。
方法は、請求項４または請求項５記載のＭＯＳ型半導体
装置の製造方法において、第１および第２の導電性膜を
多結晶シリコン膜としている。
【００２２】
【発明の実施の形態】以下、この発明のＭＯＳ型半導体
装置およびその製造方法の実施の形態について、図面を
参照しながら説明する。 〔ＭＯＳ型半導体装置の実施の形態〕図１はこの発明の
ＭＯＳ型半導体装置の実施の形態における断面図であ
る。図１において、１はＰ型不純物を導入したＳｉ基板
からなるＰ型半導体基板である。２はＰ型半導体基板１
の一主面上に選択的に形成したＳｉ3 Ｎ4 膜からなるゲ
ート絶縁膜である。４はゲート絶縁膜２上に設けられた
Ｔ型構造のゲート電極であり、その両端部はゲート絶縁
膜２の端部より内方に後退している。３はゲート電極４
の端部とゲート絶縁膜２の間に形成された一対の側壁酸
化膜であり、その端部はゲート電極４の端部を越え、さ
らにゲート絶縁膜２の端部を越えて外方まで延びてい
る。５はＰ型半導体基板１のゲート絶縁膜２を挾む領域
に形成され一対の側壁酸化膜３の下で浅い接合深さを有
するとともにＰ型半導体基板１の表面における接合位置
が一対の側壁酸化膜３の対向端部と一致しソース／ドレ
インとなる一対の第２導電型の高濃度拡散層である。５
ａは浅いＮ型高濃度拡散層、５ｂは深いＮ型拡散層であ
る。６はＴ型構造のゲート電極４の上部および側部（脚
部の側部を除く）にわたって形成した金属シリサイド膜
であり、７は一対の第２導電型の高濃度拡散層５の表層
部に形成した金属シリサイド膜であり、これはサリサイ
ドプロセスにより形成され、一対の側壁酸化膜３で絶縁
分離されている。
装置およびその製造方法の実施の形態について、図面を
参照しながら説明する。 〔ＭＯＳ型半導体装置の実施の形態〕図１はこの発明の
ＭＯＳ型半導体装置の実施の形態における断面図であ
る。図１において、１はＰ型不純物を導入したＳｉ基板
からなるＰ型半導体基板である。２はＰ型半導体基板１
の一主面上に選択的に形成したＳｉ3 Ｎ4 膜からなるゲ
ート絶縁膜である。４はゲート絶縁膜２上に設けられた
Ｔ型構造のゲート電極であり、その両端部はゲート絶縁
膜２の端部より内方に後退している。３はゲート電極４
の端部とゲート絶縁膜２の間に形成された一対の側壁酸
化膜であり、その端部はゲート電極４の端部を越え、さ
らにゲート絶縁膜２の端部を越えて外方まで延びてい
る。５はＰ型半導体基板１のゲート絶縁膜２を挾む領域
に形成され一対の側壁酸化膜３の下で浅い接合深さを有
するとともにＰ型半導体基板１の表面における接合位置
が一対の側壁酸化膜３の対向端部と一致しソース／ドレ
インとなる一対の第２導電型の高濃度拡散層である。５
ａは浅いＮ型高濃度拡散層、５ｂは深いＮ型拡散層であ
る。６はＴ型構造のゲート電極４の上部および側部（脚
部の側部を除く）にわたって形成した金属シリサイド膜
であり、７は一対の第２導電型の高濃度拡散層５の表層
部に形成した金属シリサイド膜であり、これはサリサイ
ドプロセスにより形成され、一対の側壁酸化膜３で絶縁
分離されている。
【００２３】図１のＭＯＳ型半導体装置の構造で特徴的
なことは、ゲート電極４の端部に略長方形の形状をした
一対の側壁酸化膜３があるために、理想的なＴ型構造の
ゲート電極４となっており、この一対の側壁酸化膜３の
対向端部に高濃度拡散層５の接合位置を合わせること
と、ゲート電極４の上部だけでなく側部にも金属シリサ
イド膜６を形成していることと、一対の側壁酸化膜３下
の高濃度拡散層５の接合深さが浅いことである。
なことは、ゲート電極４の端部に略長方形の形状をした
一対の側壁酸化膜３があるために、理想的なＴ型構造の
ゲート電極４となっており、この一対の側壁酸化膜３の
対向端部に高濃度拡散層５の接合位置を合わせること
と、ゲート電極４の上部だけでなく側部にも金属シリサ
イド膜６を形成していることと、一対の側壁酸化膜３下
の高濃度拡散層５の接合深さが浅いことである。
【００２４】なお、上記実施の形態では、ゲート絶縁膜
２はシリコン窒化膜で構成していたが、シリコン酸化膜
で構成してもよい。この実施の形態によると、ゲート電
極４の両端部とゲート絶縁膜２の間にゲート電極４の両
端位置より外方まで延びた一対の側壁酸化膜３を形成し
たので、Ｔ型ゲート構造となり、ゲート電極４の側部と
ドレインとの間の距離を稼ぐことができ、したがってゲ
ート・ドレイン間容量を低減することができる。また、
一対の第２導電型の高濃度拡散層５のＰ型半導体基板１
の表面における接合位置を一対の側壁酸化膜３の対向端
部と一致させたので、ゲート絶縁膜２下のチャネル部と
なるＰ型半導体基板１の領域の全体にゲート電圧を有効
に加えることができ、一対の側壁酸化膜３下にゲート電
圧が有効に加えられず高抵抗の部分が残ることはないの
で、Ｔ型ゲート構造に伴いゲート長が短くなった分だけ
駆動力を増大させることができる。また、ゲート電極４
の上部だけでなく側部にも第１の金属シリサイド膜６を
形成しているので、ゲート抵抗を十分に低減することが
できる。また、第２の高濃度拡散層５が一対の側壁酸化
膜３の下で浅い接合深さを有しているので、ショートチ
ャネル効果に非常に強いデバイスとなる。
２はシリコン窒化膜で構成していたが、シリコン酸化膜
で構成してもよい。この実施の形態によると、ゲート電
極４の両端部とゲート絶縁膜２の間にゲート電極４の両
端位置より外方まで延びた一対の側壁酸化膜３を形成し
たので、Ｔ型ゲート構造となり、ゲート電極４の側部と
ドレインとの間の距離を稼ぐことができ、したがってゲ
ート・ドレイン間容量を低減することができる。また、
一対の第２導電型の高濃度拡散層５のＰ型半導体基板１
の表面における接合位置を一対の側壁酸化膜３の対向端
部と一致させたので、ゲート絶縁膜２下のチャネル部と
なるＰ型半導体基板１の領域の全体にゲート電圧を有効
に加えることができ、一対の側壁酸化膜３下にゲート電
圧が有効に加えられず高抵抗の部分が残ることはないの
で、Ｔ型ゲート構造に伴いゲート長が短くなった分だけ
駆動力を増大させることができる。また、ゲート電極４
の上部だけでなく側部にも第１の金属シリサイド膜６を
形成しているので、ゲート抵抗を十分に低減することが
できる。また、第２の高濃度拡散層５が一対の側壁酸化
膜３の下で浅い接合深さを有しているので、ショートチ
ャネル効果に非常に強いデバイスとなる。
【００２５】また、ゲート絶縁膜２からその上のゲート
電極４への酸素の供給が遮断され、ゲート絶縁膜２上に
一対の側壁酸化膜３を形成する際に酸素はゲート電極４
の側壁から供給されるのみとなり、ゲート電極４の中心
部へは酸素が供給されないので、酸化膜はゲート電極４
の側壁からゲート電極４の内部に向かってゲート絶縁膜
２と略平行に進行することになり、一対の側壁酸化膜３
がバーズビーク状になるのが抑えられて略四角形に近い
状態となり、ゲート電極４を理想的なＴ型に近づけるこ
とができる。したがって、Ｔ型の脚部を細くせずにＴ型
の脚部を長くすることが容易となり、ゲート・ドレイン
間容量を一層低減することが可能となる。また、一対の
第２導電型の高濃度拡散層５の表層部に金属シリサイド
膜７を形成しているので、ソース／ドレインの抵抗も減
少させることができる。
電極４への酸素の供給が遮断され、ゲート絶縁膜２上に
一対の側壁酸化膜３を形成する際に酸素はゲート電極４
の側壁から供給されるのみとなり、ゲート電極４の中心
部へは酸素が供給されないので、酸化膜はゲート電極４
の側壁からゲート電極４の内部に向かってゲート絶縁膜
２と略平行に進行することになり、一対の側壁酸化膜３
がバーズビーク状になるのが抑えられて略四角形に近い
状態となり、ゲート電極４を理想的なＴ型に近づけるこ
とができる。したがって、Ｔ型の脚部を細くせずにＴ型
の脚部を長くすることが容易となり、ゲート・ドレイン
間容量を一層低減することが可能となる。また、一対の
第２導電型の高濃度拡散層５の表層部に金属シリサイド
膜７を形成しているので、ソース／ドレインの抵抗も減
少させることができる。
【００２６】〔ＭＯＳ型半導体装置の製造方法の実施の
形態〕図２（ａ）〜（ｄ）はこの発明のＭＯＳ型半導体
装置の製造方法の実施の形態における工程断面図であ
る。以下、図２を参照しながら、ＭＯＳ型半導体装置の
製造方法について説明する。まず図２（ａ）に示すよう
に、最初にＰ型Ｓｉ基板からなるＰ型半導体基板１１上
にＳｉ3 Ｎ4 ゲート絶縁膜１２を８ｎｍ程度に形成す
る。なお、Ｐ型半導体基板１１上とＳｉ3 Ｎ4 ゲート絶
縁膜１２には各々１〜２ｎｍ程度の自然酸化膜が形成さ
れてもよい。その場合にはＳｉ3 Ｎ4 ゲート絶縁膜１２
は４ｎｍ程度に形成し、酸化膜換算で４〜５ｎｍ程度に
なるように設定する。なお、この場合の工程の順序とし
ては、Ｐ型半導体基板１１上に１〜２ｎｍ程度の自然酸
化膜が形成された後、Ｓｉ3 Ｎ4 ゲート絶縁膜１２を堆
積し、さらにその後Ｓｉ3 Ｎ4 ゲート絶縁膜１２上に１
〜２ｎｍ程度の自然酸化膜が形成されることになる。
形態〕図２（ａ）〜（ｄ）はこの発明のＭＯＳ型半導体
装置の製造方法の実施の形態における工程断面図であ
る。以下、図２を参照しながら、ＭＯＳ型半導体装置の
製造方法について説明する。まず図２（ａ）に示すよう
に、最初にＰ型Ｓｉ基板からなるＰ型半導体基板１１上
にＳｉ3 Ｎ4 ゲート絶縁膜１２を８ｎｍ程度に形成す
る。なお、Ｐ型半導体基板１１上とＳｉ3 Ｎ4 ゲート絶
縁膜１２には各々１〜２ｎｍ程度の自然酸化膜が形成さ
れてもよい。その場合にはＳｉ3 Ｎ4 ゲート絶縁膜１２
は４ｎｍ程度に形成し、酸化膜換算で４〜５ｎｍ程度に
なるように設定する。なお、この場合の工程の順序とし
ては、Ｐ型半導体基板１１上に１〜２ｎｍ程度の自然酸
化膜が形成された後、Ｓｉ3 Ｎ4 ゲート絶縁膜１２を堆
積し、さらにその後Ｓｉ3 Ｎ4 ゲート絶縁膜１２上に１
〜２ｎｍ程度の自然酸化膜が形成されることになる。
【００２７】つぎに、Ｓｉ3 Ｎ4 ゲート絶縁膜１２上
に、ドープ多結晶シリコン膜１３およびアンドープ多結
晶シリコン膜１４を各々膜厚６０ｎｍ、１４０ｎｍ程度
に順に堆積する。このときドープ多結晶シリコン膜１３
はＮ型で、２×１０20ｃｍ-3程度にドーピングされてい
る。さらに、アンドープ多結晶シリコン膜１４上にフォ
トレジスト（図示せず）を堆積し、その後アンドープ多
結晶シリコン膜１４上のゲート電極１６（図２（ｃ），
（ｄ）参照）になる所定の位置にフォトレジストを残す
ようにパターニングする。そして、フォトレジストをマ
スクとして垂直方向に強い異方性エッチングを行うこと
により、選択的にゲート電極１６となる部分を残す。最
後に、フォトレジストを除去する。
に、ドープ多結晶シリコン膜１３およびアンドープ多結
晶シリコン膜１４を各々膜厚６０ｎｍ、１４０ｎｍ程度
に順に堆積する。このときドープ多結晶シリコン膜１３
はＮ型で、２×１０20ｃｍ-3程度にドーピングされてい
る。さらに、アンドープ多結晶シリコン膜１４上にフォ
トレジスト（図示せず）を堆積し、その後アンドープ多
結晶シリコン膜１４上のゲート電極１６（図２（ｃ），
（ｄ）参照）になる所定の位置にフォトレジストを残す
ようにパターニングする。そして、フォトレジストをマ
スクとして垂直方向に強い異方性エッチングを行うこと
により、選択的にゲート電極１６となる部分を残す。最
後に、フォトレジストを除去する。
【００２８】つぎに、図２（ｂ）に示すように、ウエッ
ト酸素雰囲気（Ｈ2 Ｏ＋Ｏ2 雰囲気）中で８５０℃１５
分の熱処理を行う。これによりアンドープ多結晶シリコ
ン膜１４上の上部および側部にゲート電極１６の端部か
ら外側と内側に各々１０ｎｍ、合計２０ｎｍ、Ｐ型半導
体基板１１上に２０ｎｍ、またドープ多結晶シリコン膜
１３の側部にゲート端から外側と内側に各々４０ｎｍ、
合計８０ｎｍの側壁酸化膜１５を形成する。なお、上記
の熱処理によって、不純物が拡散したドープ多結晶シリ
コン１３とノンドープ多結晶１４は一体のものとなる。
ト酸素雰囲気（Ｈ2 Ｏ＋Ｏ2 雰囲気）中で８５０℃１５
分の熱処理を行う。これによりアンドープ多結晶シリコ
ン膜１４上の上部および側部にゲート電極１６の端部か
ら外側と内側に各々１０ｎｍ、合計２０ｎｍ、Ｐ型半導
体基板１１上に２０ｎｍ、またドープ多結晶シリコン膜
１３の側部にゲート端から外側と内側に各々４０ｎｍ、
合計８０ｎｍの側壁酸化膜１５を形成する。なお、上記
の熱処理によって、不純物が拡散したドープ多結晶シリ
コン１３とノンドープ多結晶１４は一体のものとなる。
【００２９】つぎに、図２（ｃ）に示すように、ＮＨ4
Ｆ：ＨＦ＝２０：１、２０℃、２０秒の条件のウエット
エッチング（等方性エッチング）により、アンドープ多
結晶シリコン膜１４上の上部および側部とＰ型半導体基
板１１上に形成された側壁酸化膜１５を除去する。この
とき、ドープ多結晶シリコン膜１３の側部の側壁酸化膜
はゲート電極１６の端部から外側と内側に各々３０ｎ
ｍ、また高さが４０ｎｍとなる。上記工程は等方性のド
ライエッチングでも可能である。
Ｆ：ＨＦ＝２０：１、２０℃、２０秒の条件のウエット
エッチング（等方性エッチング）により、アンドープ多
結晶シリコン膜１４上の上部および側部とＰ型半導体基
板１１上に形成された側壁酸化膜１５を除去する。この
とき、ドープ多結晶シリコン膜１３の側部の側壁酸化膜
はゲート電極１６の端部から外側と内側に各々３０ｎ
ｍ、また高さが４０ｎｍとなる。上記工程は等方性のド
ライエッチングでも可能である。
【００３０】つぎに、Ｎ型の不純物、注入エネルギー２
０ｋｅＶ、注入ドーズ量４×１０15程度の条件で、例え
ばＡｓイオンのイオン注入を行うことで、Ｎ型のゲート
電極１６およびＰ型半導体基板上１１にソース／ドレイ
ンとなるＮ型高濃度拡散層１７を形成する。さらに、ラ
ンプアニール（ＲＴＡ；ラピッドサーマルアニール）を
１０００℃、１０ｓｅｃの条件で行うことで、ソース／
ドレインおよびゲート電極１６の活性化を同時に行う。
このとき、Ｎ型高濃度拡散層１７の一対の側壁酸化膜１
５下の浅いＮチャネル高濃度拡散層１７ａの接合深さは
５０ｎｍ程度、それ以外のソース／ドレインの深いＮ型
高濃度拡散層１７の接合深さは１００ｎｍ程度になる。
また、ソース／ドレインのオーバラップ長は３０ｎｍ程
度になり、ソース／ドレインとなるＮ型高濃度拡散層１
７の接合位置と一対の側壁酸化膜１５の対向端部の位置
が一致する。なお、このようにＮ型高濃度拡散層１７の
接合位置と一対の側壁酸化膜１５の対向端部の位置をほ
ぼ一致させるためには、ランプアニールの条件およびイ
オン注入の条件を適正に設定する必要がある。
０ｋｅＶ、注入ドーズ量４×１０15程度の条件で、例え
ばＡｓイオンのイオン注入を行うことで、Ｎ型のゲート
電極１６およびＰ型半導体基板上１１にソース／ドレイ
ンとなるＮ型高濃度拡散層１７を形成する。さらに、ラ
ンプアニール（ＲＴＡ；ラピッドサーマルアニール）を
１０００℃、１０ｓｅｃの条件で行うことで、ソース／
ドレインおよびゲート電極１６の活性化を同時に行う。
このとき、Ｎ型高濃度拡散層１７の一対の側壁酸化膜１
５下の浅いＮチャネル高濃度拡散層１７ａの接合深さは
５０ｎｍ程度、それ以外のソース／ドレインの深いＮ型
高濃度拡散層１７の接合深さは１００ｎｍ程度になる。
また、ソース／ドレインのオーバラップ長は３０ｎｍ程
度になり、ソース／ドレインとなるＮ型高濃度拡散層１
７の接合位置と一対の側壁酸化膜１５の対向端部の位置
が一致する。なお、このようにＮ型高濃度拡散層１７の
接合位置と一対の側壁酸化膜１５の対向端部の位置をほ
ぼ一致させるためには、ランプアニールの条件およびイ
オン注入の条件を適正に設定する必要がある。
【００３１】つぎに、図２（ｄ）に示すように、金属膜
としてＣｏを１０ｎｍ程度、ＴｉＮを２０ｎｍ程度順に
堆積させる（Ｃｏの酸化防止のために２層構造としてい
る）。第１の熱処理を４５０℃、３０分行うことでゲー
ト電極１６およびＰ型半導体基板上１１のソース／ドレ
インとなる高濃度拡散層１７をシリサイド化する（サリ
サイドプロセス）。さらに、シリサイド化されなかった
Ｃｏ／ＴｉＮ層をＮＨ 4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（６５
℃、９０秒）およびＨＣｌ＋Ｈ2 Ｏ2 （室温、３分）の
条件でエッチングすることで金属シリサイド膜１８，１
９を形成する。さらに、金属シリサイド膜１８，１９の
低抵抗化を図るため、第２の熱処理を７５０℃、３０秒
のＲＴＡで行う。
としてＣｏを１０ｎｍ程度、ＴｉＮを２０ｎｍ程度順に
堆積させる（Ｃｏの酸化防止のために２層構造としてい
る）。第１の熱処理を４５０℃、３０分行うことでゲー
ト電極１６およびＰ型半導体基板上１１のソース／ドレ
インとなる高濃度拡散層１７をシリサイド化する（サリ
サイドプロセス）。さらに、シリサイド化されなかった
Ｃｏ／ＴｉＮ層をＮＨ 4 ＯＨ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（６５
℃、９０秒）およびＨＣｌ＋Ｈ2 Ｏ2 （室温、３分）の
条件でエッチングすることで金属シリサイド膜１８，１
９を形成する。さらに、金属シリサイド膜１８，１９の
低抵抗化を図るため、第２の熱処理を７５０℃、３０秒
のＲＴＡで行う。
【００３２】以上のように構成されたＭＯＳ型半導体装
置の製造方法の実施の形態では、ゲート電極１６がドー
プ多結晶シリコン膜１３とアンドープ多結晶シリコン膜
１４の２層構造になっており、酸化工程ではドープ多結
晶シリコン膜１３の酸化レートが大きいために、ゲート
電極１６の形状をＴ型にすることができる。この際、酸
化レートの違いを利用して一対の側壁酸化膜１５を形成
しているので、その長さを精度よく制御することがで
き、したがって、イオン注入により形成する高濃度拡散
層１７の接合位置を一対の側壁酸化膜１５の対向端部に
容易に合わせることができ、したがって駆動力を容易に
増加させることができる。また、ゲート絶縁膜１２とし
て窒化シリコン膜を用いているために、ゲート電極１６
の中心部には酸素が供給されず、ゲート電極１６の端部
にバーズビークが形成されないために、理想的なＴ型構
造のゲート電極１６を作ることができる。また、一対の
側壁酸化膜１５によりゲート電極４上の金属シリサイド
膜１８とソース／ドレインとなる高濃度拡散層１７上の
金属シリサイド膜１９とを絶縁できるために、ゲート電
極１６の上部だけでなく側部もシリサイド化できる。ま
た、一対の側壁酸化膜１５の存在により１回の注入工程
で接合深さが浅い高濃度拡散層１７ａと接合深さが深い
高濃度拡散層１７ｂ、すなわちエクステンションソース
／ドレインを形成できる。
置の製造方法の実施の形態では、ゲート電極１６がドー
プ多結晶シリコン膜１３とアンドープ多結晶シリコン膜
１４の２層構造になっており、酸化工程ではドープ多結
晶シリコン膜１３の酸化レートが大きいために、ゲート
電極１６の形状をＴ型にすることができる。この際、酸
化レートの違いを利用して一対の側壁酸化膜１５を形成
しているので、その長さを精度よく制御することがで
き、したがって、イオン注入により形成する高濃度拡散
層１７の接合位置を一対の側壁酸化膜１５の対向端部に
容易に合わせることができ、したがって駆動力を容易に
増加させることができる。また、ゲート絶縁膜１２とし
て窒化シリコン膜を用いているために、ゲート電極１６
の中心部には酸素が供給されず、ゲート電極１６の端部
にバーズビークが形成されないために、理想的なＴ型構
造のゲート電極１６を作ることができる。また、一対の
側壁酸化膜１５によりゲート電極４上の金属シリサイド
膜１８とソース／ドレインとなる高濃度拡散層１７上の
金属シリサイド膜１９とを絶縁できるために、ゲート電
極１６の上部だけでなく側部もシリサイド化できる。ま
た、一対の側壁酸化膜１５の存在により１回の注入工程
で接合深さが浅い高濃度拡散層１７ａと接合深さが深い
高濃度拡散層１７ｂ、すなわちエクステンションソース
／ドレインを形成できる。
【００３３】
【発明の効果】請求項１記載のＭＯＳ型半導体装置によ
れば、ゲート電極の両端部とゲート絶縁膜の間にゲート
電極の両端位置より外方まで延びた一対の側壁酸化膜を
形成したので、Ｔ型ゲート構造となり、ゲート電極の側
部とドレインとの間の距離を稼ぐことができ、したがっ
てゲート・ドレイン間容量を低減することができる。ま
た、一対の第２導電型の高濃度拡散層の半導体基板表面
における接合位置を一対の側壁酸化膜の対向端部と一致
させたので、ゲート絶縁膜下のチャネル部となる半導体
基板の領域の全体にゲート電圧を有効に加えることがで
き、一対の側壁酸化膜下に高抵抗の部分が残ることはな
いので、Ｔ型ゲート構造に伴いゲート長が短くなった分
だけ駆動力を増大させることができる。また、ゲート電
極の上部だけでなく側部にも第１の金属シリサイド膜を
形成しているので、ゲート抵抗を十分に低減することが
できる。また、第２の高濃度拡散層が一対の側壁酸化膜
の下で浅い接合深さを有しているので、ショートチャネ
ル効果に非常に強いデバイスとなる。
れば、ゲート電極の両端部とゲート絶縁膜の間にゲート
電極の両端位置より外方まで延びた一対の側壁酸化膜を
形成したので、Ｔ型ゲート構造となり、ゲート電極の側
部とドレインとの間の距離を稼ぐことができ、したがっ
てゲート・ドレイン間容量を低減することができる。ま
た、一対の第２導電型の高濃度拡散層の半導体基板表面
における接合位置を一対の側壁酸化膜の対向端部と一致
させたので、ゲート絶縁膜下のチャネル部となる半導体
基板の領域の全体にゲート電圧を有効に加えることがで
き、一対の側壁酸化膜下に高抵抗の部分が残ることはな
いので、Ｔ型ゲート構造に伴いゲート長が短くなった分
だけ駆動力を増大させることができる。また、ゲート電
極の上部だけでなく側部にも第１の金属シリサイド膜を
形成しているので、ゲート抵抗を十分に低減することが
できる。また、第２の高濃度拡散層が一対の側壁酸化膜
の下で浅い接合深さを有しているので、ショートチャネ
ル効果に非常に強いデバイスとなる。
【００３４】請求項２記載のＭＯＳ型半導体装置によれ
ば、ゲート絶縁膜からその上のゲート電極への酸素の供
給が遮断され、ゲート絶縁膜上に一対の側壁酸化膜を形
成する際に酸素はゲート電極の側壁から供給されるのみ
となり、ゲート電極の中心部へは酸素が供給されないの
で、酸化膜はゲート電極の側壁からゲート電極の内部に
向かってゲート絶縁膜と略平行に進行することになり、
一対の側壁酸化膜がバーズビーク状になるのが抑えられ
て略四角形に近い状態となり、ゲート電極を理想的なＴ
型に近づけることができる。したがって、Ｔ型の脚部を
細くせずにＴ型の脚部を長くすることが容易となり、ゲ
ート・ドレイン間容量を一層低減することが可能とな
る。
ば、ゲート絶縁膜からその上のゲート電極への酸素の供
給が遮断され、ゲート絶縁膜上に一対の側壁酸化膜を形
成する際に酸素はゲート電極の側壁から供給されるのみ
となり、ゲート電極の中心部へは酸素が供給されないの
で、酸化膜はゲート電極の側壁からゲート電極の内部に
向かってゲート絶縁膜と略平行に進行することになり、
一対の側壁酸化膜がバーズビーク状になるのが抑えられ
て略四角形に近い状態となり、ゲート電極を理想的なＴ
型に近づけることができる。したがって、Ｔ型の脚部を
細くせずにＴ型の脚部を長くすることが容易となり、ゲ
ート・ドレイン間容量を一層低減することが可能とな
る。
【００３５】請求項３記載のＭＯＳ型半導体装置によれ
ば、ソース／ドレインの抵抗も減少させることができ
る。請求項４記載のＭＯＳ型半導体装置の製造方法によ
れば、ゲート電極がイオンがドーピングされた第１の導
電性膜とイオンがドーピングされていない第２の導電性
膜の２層構造になっており、酸化工程では第１の導電性
膜の酸化レートが第２の導電性膜であるノンドープ多結
晶シリコンの酸化レートより大きいために、ゲート電極
の形状をＴ型にすることができる。したがって、ゲート
・ドレイン間容量を小さくすることができる。
ば、ソース／ドレインの抵抗も減少させることができ
る。請求項４記載のＭＯＳ型半導体装置の製造方法によ
れば、ゲート電極がイオンがドーピングされた第１の導
電性膜とイオンがドーピングされていない第２の導電性
膜の２層構造になっており、酸化工程では第１の導電性
膜の酸化レートが第２の導電性膜であるノンドープ多結
晶シリコンの酸化レートより大きいために、ゲート電極
の形状をＴ型にすることができる。したがって、ゲート
・ドレイン間容量を小さくすることができる。
【００３６】また、半導体基板表面における接合位置を
一対の側壁酸化膜の対向端部と一致させているので、ゲ
ート絶縁膜下のチャネル部となる半導体基板の領域の全
体にゲート電圧を有効に加えることができ、一対の側壁
酸化膜下にゲート電圧が有効に加えられず高抵抗の部分
が残ることはないので、Ｔ型ゲート構造に伴いゲート長
が短くなった分だけ駆動力を増大させることができる。
なお、駆動力を容易に増加させることができるのは、酸
化レートの違いを利用して一対の側壁酸化膜を形成して
いるので、その長さを精度よく制御することができ、し
たがって、イオン注入により形成する高濃度拡散層の接
合位置を一対の側壁酸化膜の対向端部に容易に合わせる
ことができるからである。
一対の側壁酸化膜の対向端部と一致させているので、ゲ
ート絶縁膜下のチャネル部となる半導体基板の領域の全
体にゲート電圧を有効に加えることができ、一対の側壁
酸化膜下にゲート電圧が有効に加えられず高抵抗の部分
が残ることはないので、Ｔ型ゲート構造に伴いゲート長
が短くなった分だけ駆動力を増大させることができる。
なお、駆動力を容易に増加させることができるのは、酸
化レートの違いを利用して一対の側壁酸化膜を形成して
いるので、その長さを精度よく制御することができ、し
たがって、イオン注入により形成する高濃度拡散層の接
合位置を一対の側壁酸化膜の対向端部に容易に合わせる
ことができるからである。
【００３７】また、一対の側壁酸化膜により、ゲート電
極上のシリサイド層とソース／ドレインのシリサイド層
とを絶縁できるためにゲート電極の上部だけでなく側部
もシリサイド化でき、ゲート抵抗を十分に低減すること
ができる。また、一対の側壁酸化膜により１回の注入工
程で接合深さが浅い高濃度拡散層と接合深さが深い高濃
度拡散層、すなわちエクステンションソース／ドレイン
を形成できる。
極上のシリサイド層とソース／ドレインのシリサイド層
とを絶縁できるためにゲート電極の上部だけでなく側部
もシリサイド化でき、ゲート抵抗を十分に低減すること
ができる。また、一対の側壁酸化膜により１回の注入工
程で接合深さが浅い高濃度拡散層と接合深さが深い高濃
度拡散層、すなわちエクステンションソース／ドレイン
を形成できる。
【００３８】請求項５記載のＭＯＳ型半導体装置の製造
方法によれば、ゲート絶縁膜からその上のゲート電極へ
の酸素の供給が遮断され、ゲート絶縁膜上に一対の側壁
酸化膜を形成する際に酸素はゲート電極の側壁から供給
されるのみとなり、ゲート電極の中心部には酸素は供給
されないので、酸化膜はゲート電極の側壁からゲート電
極の内部に向かってゲート絶縁膜と略平行に進行するこ
とになり、一対の側壁酸化膜がバーズビーク状になるの
が抑えられて略四角形に近い状態となり、ゲート電極を
理想的なＴ型に近づけることができる。したがって、Ｔ
型の脚部を細くせずにＴ型の脚部を長くすることが容易
となり、ゲート・ドレイン間容量を一層低減することが
可能となる。
方法によれば、ゲート絶縁膜からその上のゲート電極へ
の酸素の供給が遮断され、ゲート絶縁膜上に一対の側壁
酸化膜を形成する際に酸素はゲート電極の側壁から供給
されるのみとなり、ゲート電極の中心部には酸素は供給
されないので、酸化膜はゲート電極の側壁からゲート電
極の内部に向かってゲート絶縁膜と略平行に進行するこ
とになり、一対の側壁酸化膜がバーズビーク状になるの
が抑えられて略四角形に近い状態となり、ゲート電極を
理想的なＴ型に近づけることができる。したがって、Ｔ
型の脚部を細くせずにＴ型の脚部を長くすることが容易
となり、ゲート・ドレイン間容量を一層低減することが
可能となる。
【図１】この発明のＭＯＳ型半導体装置の実施の形態を
示す構造断面図である。
示す構造断面図である。
【図２】この発明のＭＯＳ型半導体装置の製造方法の実
施の形態を示す構造断面図である。
施の形態を示す構造断面図である。
【図３】従来例のＭＯＳ型半導体装置を示す構造断面図
である。
である。
【図４】従来例のＭＯＳ型半導体装置のトランスコンダ
クタンスとゲート長の関係を示す図である。
クタンスとゲート長の関係を示す図である。
１ Ｐ型半導体基板 ２ Ｓｉ3 Ｎ4 ゲート絶縁膜 ３ 側壁酸化膜 ４ ゲート電極 ５ Ｎ型高濃度拡散層 ５ａ 浅いＮ型高濃度拡散層 ５ｂ 深いＮ型高濃度拡散層 ６ 金属シリサイド膜 ７ 金属シリサイド膜 １１ Ｐ型半導体基板 １２ Ｓｉ3 Ｎ4 ゲート絶縁膜 １３ ドープ多結晶シリコン １４ ノンドープ多結晶シリコン １５ 側壁酸化膜 １６ ゲート電極 １７ Ｎ型高濃度拡散層 １７ａ 浅いＮ型高濃度拡散層 １７ｂ 深いＮ型高濃度拡散層 １８ 金属シリサイド膜 １９ 金属シリサイド膜 ２１ Ｐ型半導体基板 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ 浅いＮ型高濃度拡散層 ２５ ＳｉＯ2 サイドウォール ２６ 深いＮ型高濃度拡散層 ２７ 金属シリサイド膜 ２８ 金属シリサイド膜
Claims (6)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の一主面に選択的に形成したゲート絶縁
膜と、 前記ゲート絶縁膜上に設けられたゲート電極と、 前記ゲート電極の両端部と前記ゲート絶縁膜の間に形成
されて前記ゲート電極の両端位置より外方まで延びた一
対の側壁酸化膜と、 前記半導体基板の前記ゲート絶縁膜を挾む領域に形成さ
れ前記一対の側壁酸化膜の下で浅い接合深さを有すると
ともに前記半導体基板表面における接合位置が前記一対
の側壁酸化膜の対向端部と一致しソース／ドレインとな
る一対の第２導電型の高濃度拡散層と、 前記ゲート電極の上部および側部にわたって形成した第
１の金属シリサイド膜とを備えたＭＯＳ型半導体装置。 - 【請求項２】 ゲート絶縁膜が窒化膜である請求項１記
載のＭＯＳ型半導体装置。 - 【請求項３】 一対の第２導電型の高濃度拡散層の表層
部に第２の金属シリサイド膜を形成したことを特徴とす
る請求項１または請求項２記載のＭＯＳ型半導体装置。 - 【請求項４】 第１導電型の半導体基板の一主面にゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上にイオンがドーピングされた第１の
導電性膜とイオンがドーピングされていない第２の導電
性膜を順に堆積する工程と、 前記第２の導電性膜上のゲート電極になる所定の位置に
フォトレジストをパターニングする工程と、 前記フォトレジストをマスクとして前記ゲート絶縁膜，
前記第１の導電性膜および前記第２の導電性膜からなる
多層膜を垂直方向に強い異方性エッチングにより前記半
導体基板の一主面が露出するまで選択的にエッチングす
る工程と、 前記フォトレジストを除去する工程と、 酸化工程により前記第１の導電性膜の側部に成長する酸
化膜が前記第２の導電性膜の側部および上部と前記半導
体基板に成長する酸化膜より厚くなるような一対の側壁
酸化膜を形成する工程と、 等方性のエッチングにより前記第２の導電性膜の側部お
よび上部と前記半導体基板に成長した酸化膜を除去し、
前記第１の導電性膜の側部に成長した酸化膜を前記第２
の導電性膜の側部より突出した状態に残置させる工程
と、 イオン注入法により前記一対の側壁酸化膜の下で浅い接
合深さを有するとともに前記半導体基板表面における接
合位置が前記一対の側壁酸化膜の対向端部と一致しソー
ス／ドレインとなる一対の第２導電型の高濃度拡散層を
前記半導体基板の前記ゲート絶縁膜を挾む領域に形成す
る工程と、 前記半導体基板および前記ゲート電極上に金属膜を堆積
する工程と、 前記ゲート電極の上部および側部と前記一対の第２導電
型の高濃度拡散層の表層部に位置する前記金属膜をシリ
サイド化する工程と、 シリサイド化されなかった前記金属膜を除去する工程と
を含むＭＯＳ型半導体装置の製造方法。 - 【請求項５】 ゲート絶縁膜が窒化膜である請求項４記
載のＭＯＳ型半導体装置の製造方法。 - 【請求項６】 第１および第２の導電性膜が多結晶シリ
コン膜である請求項４または請求項５記載の記載のＭＯ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239351A JPH0982958A (ja) | 1995-09-19 | 1995-09-19 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239351A JPH0982958A (ja) | 1995-09-19 | 1995-09-19 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982958A true JPH0982958A (ja) | 1997-03-28 |
Family
ID=17043462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7239351A Pending JPH0982958A (ja) | 1995-09-19 | 1995-09-19 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982958A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002543614A (ja) * | 1999-04-28 | 2002-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタを有する半導体装置を製造する方法 |
| WO2003056322A1 (de) * | 2001-12-21 | 2003-07-10 | Forschungszentrum Jülich GmbH | Fet-sensor mit besonders ausgestalteter gateelektrode zur hochempfindlichen detektion von analyten |
| US6864128B2 (en) | 2003-03-12 | 2005-03-08 | Renesas Technology Corp. | Manufacturing method for a semiconductor device |
| US7098120B2 (en) | 2003-10-30 | 2006-08-29 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
-
1995
- 1995-09-19 JP JP7239351A patent/JPH0982958A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002543614A (ja) * | 1999-04-28 | 2002-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタを有する半導体装置を製造する方法 |
| WO2003056322A1 (de) * | 2001-12-21 | 2003-07-10 | Forschungszentrum Jülich GmbH | Fet-sensor mit besonders ausgestalteter gateelektrode zur hochempfindlichen detektion von analyten |
| JP2005513501A (ja) * | 2001-12-21 | 2005-05-12 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 検体の高感度検出のために特別に構成されたゲート電極を有するｆｅｔセンサー |
| US7632670B2 (en) | 2001-12-21 | 2009-12-15 | Forschungszentrum Julich Gmbh | Fet sensor with specially configured gate electrode for the highly sensitive detection of analytes |
| JP4768226B2 (ja) * | 2001-12-21 | 2011-09-07 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 検体の高感度検出のために特別に構成されたゲート電極を有するｆｅｔセンサー |
| US6864128B2 (en) | 2003-03-12 | 2005-03-08 | Renesas Technology Corp. | Manufacturing method for a semiconductor device |
| US7098120B2 (en) | 2003-10-30 | 2006-08-29 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
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