JP2002543614A - 電界効果トランジスタを有する半導体装置を製造する方法 - Google Patents
電界効果トランジスタを有する半導体装置を製造する方法Info
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Abstract
(57)【要約】
既知のシリサイド工程は、一方でソース及びドレイン領域上のシリサイドコンタクト、及び他方でポリゲート上のシリサイドコンタクトとの間で短絡を生じさせ得るという不利益を持つ。この短絡は一般にはブリッジングとして称されている。本発明はこの種のタイプの短絡を回避する簡易に自己位置決めによる方法を提供する。ゲートの画定後、ソース／ドレインのイオン打ち込みが実行される。一方で、レジストがある場所に維持され、レジストマスクに入射されたイオンがシリコン表面に対して小さな角度で散乱されるように角度及びイオン打ち込みのためのエネルギーが選択される。これによりゲートとは別に小さな領域が得られる。これらの小さなエリアはソース／ドレイン領域の隣接領域よりもより重くドープされる。続いて、より重くドープされた領域の頂部上により厚い部分を持ち、より軽くドープされた領域の頂部上により薄い部分を持つ熱酸化層が成長される。より薄いオキサイド部を除去することにより、ソース／ドレイン領域のシリサイドコンタクトとゲートのシリサイドコンタクトとの間の分離のために具備するスペーサが得られる。本発明は不揮発性メモリを製造する分野で特別な利益をもたらす。
Description
【０００１】
本発明は、絶縁されたゲート電極を備えた電界効果トランジスタを持つ表面を
具備するシリコンの半導体基体を有する半導体装置を製造する方法であって、 該半導体装置の表面はシリコン層が堆積されたゲート誘電層で覆われており、こ
の上に前記ゲート電極を画定するエッチングマスクが形成され、その後、前記ゲ
ート電極がエッチングにより前記シリコン層から形成され、その後、ドープされ
た領域が前記半導体基体の表面でイオンを打ち込むことにより前記ゲート電極の
隣に設けられ、これらの領域が前記トランジスタのソース領域及びドレイン領域
を形成し、その後、次のステップで、前記半導体基体における前記ソース領域及
び前記ドレイン領域と前記ゲート電極の上部表面とのコンタクトを形成する金属
層が施与され、この金属層が前記ゲート電極の側壁を覆う中間の電気的絶縁層に
より前記ゲート電極の側壁から分離され、その後、熱処理により、メタルシリサ
イドコンタクトが、前記金属層がシリコンと接触する箇所で形成され、次に、前
記金属層の変換されていない部分が選択エッチングにより除去される、半導体装
置を製造する方法に関する。
具備するシリコンの半導体基体を有する半導体装置を製造する方法であって、 該半導体装置の表面はシリコン層が堆積されたゲート誘電層で覆われており、こ
の上に前記ゲート電極を画定するエッチングマスクが形成され、その後、前記ゲ
ート電極がエッチングにより前記シリコン層から形成され、その後、ドープされ
た領域が前記半導体基体の表面でイオンを打ち込むことにより前記ゲート電極の
隣に設けられ、これらの領域が前記トランジスタのソース領域及びドレイン領域
を形成し、その後、次のステップで、前記半導体基体における前記ソース領域及
び前記ドレイン領域と前記ゲート電極の上部表面とのコンタクトを形成する金属
層が施与され、この金属層が前記ゲート電極の側壁を覆う中間の電気的絶縁層に
より前記ゲート電極の側壁から分離され、その後、熱処理により、メタルシリサ
イドコンタクトが、前記金属層がシリコンと接触する箇所で形成され、次に、前
記金属層の変換されていない部分が選択エッチングにより除去される、半導体装
置を製造する方法に関する。
【０００２】
このような方法はとりわけ、米国特許出願公報ＵＳ−Ａ５，７５３，５５７号
に開示されている。ＩＣの製造において、ゲート電極と同様に形成されるソース
及びドレイン領域が、従来からシリサイド（silicide）として以下称される金属
（メタル）−シリコン合金の低いインピーダンスのコンタクト（接触部）を具備
している。これらのシリサイドコンタクトは、チタンのような適切な金属を表面
全体に堆積し、次に熱処理工程を実行することにより従来からの方法の自己位置
決めの態様で提供される。、例えばトランジスタのソース及びドレイン領域上や
、ドープされたポリシリコンにより従来から作成されているゲート電極上のよう
なシリコンとチタンが直接接触している箇所では、チタンがシリサイドに変換さ
れる。チタンがシリコンに接触しない、フィールドオキサイド上の又は溝状絶縁
部（groove‐isolations）の上のような箇所や、ゲート電極のスペーサで覆われ
た側壁上の箇所では、チタニウムは変換されない。この変換されないチタニウム
は選択的エッチング工程で取り除かれ得る。実際上、このことはしばしば一方が
ソース領域及び／又はドレイン領域と、他方がゲート電極との間で、スペーサに
沿った接続部を介して短絡を導く。文献ではこの現象はしばしば「ブリッジング
」（bridging）として称されている。この短絡を防ぐために、シリサイドコンタ
クト間の距離がより増大するように、ゲート電極の上部表面までゲート電極上で
スペーサを拡げることが上述の米国特許出願公報US-A５，７５３，５５７号で既
に提案されていた。この方法の欠点は、とりわけゲート電極上のコンタクトが寸
法上減少させられ、もってトランジスタの入力抵抗が増加させられる。さらに、
この方法は、ゲート電極上でのコンタクトを画定するマスクを得るためにどちら
かというと困難なエッチング工程を必要とする。
に開示されている。ＩＣの製造において、ゲート電極と同様に形成されるソース
及びドレイン領域が、従来からシリサイド（silicide）として以下称される金属
（メタル）−シリコン合金の低いインピーダンスのコンタクト（接触部）を具備
している。これらのシリサイドコンタクトは、チタンのような適切な金属を表面
全体に堆積し、次に熱処理工程を実行することにより従来からの方法の自己位置
決めの態様で提供される。、例えばトランジスタのソース及びドレイン領域上や
、ドープされたポリシリコンにより従来から作成されているゲート電極上のよう
なシリコンとチタンが直接接触している箇所では、チタンがシリサイドに変換さ
れる。チタンがシリコンに接触しない、フィールドオキサイド上の又は溝状絶縁
部（groove‐isolations）の上のような箇所や、ゲート電極のスペーサで覆われ
た側壁上の箇所では、チタニウムは変換されない。この変換されないチタニウム
は選択的エッチング工程で取り除かれ得る。実際上、このことはしばしば一方が
ソース領域及び／又はドレイン領域と、他方がゲート電極との間で、スペーサに
沿った接続部を介して短絡を導く。文献ではこの現象はしばしば「ブリッジング
」（bridging）として称されている。この短絡を防ぐために、シリサイドコンタ
クト間の距離がより増大するように、ゲート電極の上部表面までゲート電極上で
スペーサを拡げることが上述の米国特許出願公報US-A５，７５３，５５７号で既
に提案されていた。この方法の欠点は、とりわけゲート電極上のコンタクトが寸
法上減少させられ、もってトランジスタの入力抵抗が増加させられる。さらに、
この方法は、ゲート電極上でのコンタクトを画定するマスクを得るためにどちら
かというと困難なエッチング工程を必要とする。
【０００３】
本発明の目的は、とりわけ、コンタクト抵抗の増加を生じさせることなく、か
つさらなる付加的な困難なプロセス工程を導入することなく、「ブリッジング」
を防ぐ方法を提供することである。この目的達成のために冒頭の段落で述べられ
たタイプの方法は、本発明の前記イオンの打ち込みは、前記ゲート電極上で前記
エッチングマスクの存在と、該エッチングマスクの側壁に入力するイオンが、前
記半導体基体の表面に向かって散乱され、前記ゲート電極の隣りのソース及びド
レイン領域にサブ領域を形成するように前記表面と垂直の角度とにおいて実行さ
れ、前記サブ領域は、前記ゲート電極からより離れて位置付けられるソース及び
ドレイン領域の部分よりもより高いドーピングレベルを持ち、その後、熱酸化に
より酸化層がソース及びドレイン領域上で形成され、この酸化層はソース及びド
レイン領域の上記より離れた部分での厚さよりも前記サブ領域上でより大きな厚
さを持ち、その後、エッチングステップが実行され、このエッチングステップに
おいて、前記ソース及びドレイン領域の前記より離れた部分上の前記酸化層が全
て除去され、前記サブ領域上の前記酸化層は、前記厚さの一部のみに渡って除去
され、その結果、酸化層が前記サブ領域上に残存したままであり、次のステップ
で、前記より離れた部分上の金属層が、前記半導体基体の表面と接触し、前記サ
ブ領域の箇所で前記酸化層により前記表面から分離されることを特徴とする半導
体装置を製造する方法により特徴付けられる。本発明は、それ自体知られている
がシリコンが酸化する場合に酸化速度がドーピングの密度と共に増加するという
現象を利用する。マスクにおけるイオンスキャッタリングの結果として、ゲート
電極に近い小さな領域でドーピング密度がさらに高められ、その結果、酸化の場
合に厚いオキサイドがこれらの領域の上で成長し、シリサイド工程の間さらなる
スペーサを形成する。これらのスペーサは、追加の困難なプロセス工程を取るこ
となく簡単かつ自己位置決め的なやり方で得られる。
つさらなる付加的な困難なプロセス工程を導入することなく、「ブリッジング」
を防ぐ方法を提供することである。この目的達成のために冒頭の段落で述べられ
たタイプの方法は、本発明の前記イオンの打ち込みは、前記ゲート電極上で前記
エッチングマスクの存在と、該エッチングマスクの側壁に入力するイオンが、前
記半導体基体の表面に向かって散乱され、前記ゲート電極の隣りのソース及びド
レイン領域にサブ領域を形成するように前記表面と垂直の角度とにおいて実行さ
れ、前記サブ領域は、前記ゲート電極からより離れて位置付けられるソース及び
ドレイン領域の部分よりもより高いドーピングレベルを持ち、その後、熱酸化に
より酸化層がソース及びドレイン領域上で形成され、この酸化層はソース及びド
レイン領域の上記より離れた部分での厚さよりも前記サブ領域上でより大きな厚
さを持ち、その後、エッチングステップが実行され、このエッチングステップに
おいて、前記ソース及びドレイン領域の前記より離れた部分上の前記酸化層が全
て除去され、前記サブ領域上の前記酸化層は、前記厚さの一部のみに渡って除去
され、その結果、酸化層が前記サブ領域上に残存したままであり、次のステップ
で、前記より離れた部分上の金属層が、前記半導体基体の表面と接触し、前記サ
ブ領域の箇所で前記酸化層により前記表面から分離されることを特徴とする半導
体装置を製造する方法により特徴付けられる。本発明は、それ自体知られている
がシリコンが酸化する場合に酸化速度がドーピングの密度と共に増加するという
現象を利用する。マスクにおけるイオンスキャッタリングの結果として、ゲート
電極に近い小さな領域でドーピング密度がさらに高められ、その結果、酸化の場
合に厚いオキサイドがこれらの領域の上で成長し、シリサイド工程の間さらなる
スペーサを形成する。これらのスペーサは、追加の困難なプロセス工程を取るこ
となく簡単かつ自己位置決め的なやり方で得られる。
【０００４】 本発明による方法の好ましい実施例は、従属請求項に記載されている。
【０００５】 本発明のこれら及び他の見地は以下に記載される実施例から明らかなり、該実
施例を参照して明確になるであろう。
施例を参照して明確になるであろう。
【０００６】
以下、例えばフローティングゲートを備えたｎチャネルＦＥＴを有する不揮発
性メモリセルを製造する本発明による方法の説明が示されている。明らかに本発
明による方法は、２つの導電型のトランジスタを有するＩＣばかりでなく通常の
ｎチャネルトランジスタ又はｐチャネルＦＥＴを製造するためにも使用され得る
。さらに、主に本発明に特有なプロセスステップが記載されていることを注記す
る。本発明に本質的ではないが標準的なプロセスステップであるアンチ−パンチ
−スルーインプランテーション（anti−punch−through―implantation）のよう
な従来からのプロセスステップは説明されない。
性メモリセルを製造する本発明による方法の説明が示されている。明らかに本発
明による方法は、２つの導電型のトランジスタを有するＩＣばかりでなく通常の
ｎチャネルトランジスタ又はｐチャネルＦＥＴを製造するためにも使用され得る
。さらに、主に本発明に特有なプロセスステップが記載されていることを注記す
る。本発明に本質的ではないが標準的なプロセスステップであるアンチ−パンチ
−スルーインプランテーション（anti−punch−through―implantation）のよう
な従来からのプロセスステップは説明されない。
【０００７】 この実施例の方法では、ｐ型でありその表面領域が表面２と隣接している第１
の導電型の表面領域３を有するシリコンの半導体基体１から出発する。該表面領
域３では、図示はされないがこの能動領域の周辺に沿って例えば厚いフィールド
オキサイドによって能動領域が従来からの態様で画定される。択一的に、該能動
領域の周辺に沿って、溝状絶縁部を施与することは勿論可能である。能動領域の
表面２は、例えば形成されるべきフローティングゲートのＭＯＳトランジスタの
ゲート誘電体を形成するところの、熱酸化により、例えば１１ｎｍの厚さを持つ
オキサイド層５で覆われる。このオキサイド層上に、従来からのやり法で現在又
はその後の段階でｐドープされた、例えば０．２μｍの厚さを持つ多結晶又はア
モルファスシリコン層６が具備される。層６上にMOSトランジスタのフローティ
ングゲート電極を画定するフォトレジスト層７のマスクが形成される。このマス
ク７が層６上に直接形成されてもよい。しかし、好適にはまず層６がシリコンオ
キサイド又はシリコンオキシナイトライドの層４を具備し、その後にマスク７が
層４上に形成される。図１は製造プロセスの内のこの段階の装置を示している。
の導電型の表面領域３を有するシリコンの半導体基体１から出発する。該表面領
域３では、図示はされないがこの能動領域の周辺に沿って例えば厚いフィールド
オキサイドによって能動領域が従来からの態様で画定される。択一的に、該能動
領域の周辺に沿って、溝状絶縁部を施与することは勿論可能である。能動領域の
表面２は、例えば形成されるべきフローティングゲートのＭＯＳトランジスタの
ゲート誘電体を形成するところの、熱酸化により、例えば１１ｎｍの厚さを持つ
オキサイド層５で覆われる。このオキサイド層上に、従来からのやり法で現在又
はその後の段階でｐドープされた、例えば０．２μｍの厚さを持つ多結晶又はア
モルファスシリコン層６が具備される。層６上にMOSトランジスタのフローティ
ングゲート電極を画定するフォトレジスト層７のマスクが形成される。このマス
ク７が層６上に直接形成されてもよい。しかし、好適にはまず層６がシリコンオ
キサイド又はシリコンオキシナイトライドの層４を具備し、その後にマスク７が
層４上に形成される。図１は製造プロセスの内のこの段階の装置を示している。
【０００８】 層４及び層６のマスクされていない部分（以下、この部分を単に「ポリ層」と
呼ぶ。）は従来からのやり法でエッチングにより除去され、もってフローティン
グゲート又はゲート電極８を形成する（図２を参照）。オキサイド層５の覆われ
ていない部分は図２に示されるようにさらに除去され得る。しかしこの工程は必
ずしも必要ではない。所望の場合には、オキサイド層５のこれらの部分はその後
の工程で除去されてもよい。多くの従来の製造プロセスとは違って、マスク７は
まだ除去されない。
呼ぶ。）は従来からのやり法でエッチングにより除去され、もってフローティン
グゲート又はゲート電極８を形成する（図２を参照）。オキサイド層５の覆われ
ていない部分は図２に示されるようにさらに除去され得る。しかしこの工程は必
ずしも必要ではない。所望の場合には、オキサイド層５のこれらの部分はその後
の工程で除去されてもよい。多くの従来の製造プロセスとは違って、マスク７は
まだ除去されない。
【０００９】 図３から理解されるように、次の段階で線９で示されているようにイオンが打
ち込まれる。イオンは当該表面に対する法線１０に対してθの角度、この例では
垂直部１０に対して７度の角度で打ち込まれる。イオン打ち込みのためのエネル
ギは例えば６０KｅＶである。これらの条件下では、マスク７に入射した砒素イ
オンが表面２の方向で散乱される。フローティングゲート８に隣接している領域
１１ａでは、砒素イオンが隣り合う領域１１ｂにおける場合のように直接的に打
ち込まれるばかりでなく、マスク７によって散乱されるイオンも打ち込まれる。
結果として、領域１１ａは形成されるべきトランジスタのソース及びドレイン領
域の領域１１ｂよりも高いドーピング濃度を達成する。このイオン打ち込みの後
で、マスク７が除去される。
ち込まれる。イオンは当該表面に対する法線１０に対してθの角度、この例では
垂直部１０に対して７度の角度で打ち込まれる。イオン打ち込みのためのエネル
ギは例えば６０KｅＶである。これらの条件下では、マスク７に入射した砒素イ
オンが表面２の方向で散乱される。フローティングゲート８に隣接している領域
１１ａでは、砒素イオンが隣り合う領域１１ｂにおける場合のように直接的に打
ち込まれるばかりでなく、マスク７によって散乱されるイオンも打ち込まれる。
結果として、領域１１ａは形成されるべきトランジスタのソース及びドレイン領
域の領域１１ｂよりも高いドーピング濃度を達成する。このイオン打ち込みの後
で、マスク７が除去される。
【００１０】 次のステップでは、酸化環境において１０分間約８００℃まで温度が上げられ
る。シリコンオキサイド層は当該シリコン基体の表面上に不均一な厚さで形成さ
れる。このシリコンオキサイド層は、４０ｎｍの厚さを持つ比較的薄い層１４で
あって、ソース領域及びドレイン領域それぞれのより重くなくドープされる領域
１２ａ及び１３ａの上に形成される層１４と、ソース及びとドレイン領域のより
重くドープされたオキサイド領域１２ｂ及び１３ｂの上に形成される略８０ｎｍ
の厚さを持つ比較的厚い層１５とである（図４参照）。同時に、オキサイド層１
６がポリゲート８の側壁上に形成される。ゲート８の上部表面は酸化工程後に選
択的に除去され得るオキシナイトライド層４によって酸化に抗してマスキングさ
れる。異方性エッチングにより、サブ領域１２ａ及び１３ａの上の比較的薄いオ
キサイド１４が除去される。オキサイド層１４とオキサイド層１５との厚さの違
いにより、エッチングステップがより重くドープされた領域１２ｂ及び１３ｂが
オキサイド１５で覆われたままの状態であるように実行され得る。次に、フロー
ティングゲート８は薄い内部が多結晶（interpoly）の誘電体１７で覆われ、こ
の誘電体１７は例えばオキサイド−ナイトライド−オキサイドの層により形成さ
れる。全体が第２のポリ層１８で覆われ、次にドープされる。図５は当該プロセ
スのこの段階を示している。
る。シリコンオキサイド層は当該シリコン基体の表面上に不均一な厚さで形成さ
れる。このシリコンオキサイド層は、４０ｎｍの厚さを持つ比較的薄い層１４で
あって、ソース領域及びドレイン領域それぞれのより重くなくドープされる領域
１２ａ及び１３ａの上に形成される層１４と、ソース及びとドレイン領域のより
重くドープされたオキサイド領域１２ｂ及び１３ｂの上に形成される略８０ｎｍ
の厚さを持つ比較的厚い層１５とである（図４参照）。同時に、オキサイド層１
６がポリゲート８の側壁上に形成される。ゲート８の上部表面は酸化工程後に選
択的に除去され得るオキシナイトライド層４によって酸化に抗してマスキングさ
れる。異方性エッチングにより、サブ領域１２ａ及び１３ａの上の比較的薄いオ
キサイド１４が除去される。オキサイド層１４とオキサイド層１５との厚さの違
いにより、エッチングステップがより重くドープされた領域１２ｂ及び１３ｂが
オキサイド１５で覆われたままの状態であるように実行され得る。次に、フロー
ティングゲート８は薄い内部が多結晶（interpoly）の誘電体１７で覆われ、こ
の誘電体１７は例えばオキサイド−ナイトライド−オキサイドの層により形成さ
れる。全体が第２のポリ層１８で覆われ、次にドープされる。図５は当該プロセ
スのこの段階を示している。
【００１１】 従来の方法では、ポリ層１８が、コントロールゲート１９を得るために一定パ
ターンを具備している。このコントロールゲートの側壁はオキサイドスペーサ２
０を具備している。領域１２ａ及び１３ａ上のオキサイドは除去されるが、一方
、領域１２ｂ及び１３ｂはオキサイド１５で覆われたままの状態にある（図６参
照）。
ターンを具備している。このコントロールゲートの側壁はオキサイドスペーサ２
０を具備している。領域１２ａ及び１３ａ上のオキサイドは除去されるが、一方
、領域１２ｂ及び１３ｂはオキサイド１５で覆われたままの状態にある（図６参
照）。
【００１２】 次のステップ（図７参照）で、金属層２１、例えばチタン層が例えば約３０ｎ
ｍの厚さで堆積される。この層２１は、ソース及びドレイン領域からなる領域１
２ａ及び１３ａ、並びにコントロールゲート１９の上部表面と前もって主に接触
し、オキサイド層１５によりゲート電極８との近隣の領域１２ｂ及び１３ｂと、
さらにスペーサ２０によりコントロールゲート１９の側壁とから分離される。例
えば７００℃の温度で熱することにより、シリコンと接触するチタンはチタンシ
リサイド合金に変換される。一方、シリコンオキサイドと接触し残存しているチ
タンは合金を形成しない。選択的エッチングをすることにより非合金のチタンが
除去され得る。このことは図８に示される段階の結果を得る。ソース領域１２及
びドレイン領域１３はシリサイドコンタクト２２及び２３をそれぞれ具備し、こ
れらは前もって主に領域１２ａ及び１３ａそれぞれの上方に拡がり、ゲート電極
から離れ配されている。コントロールゲート１９はさらに、ゲート電極の幅方向
を横切って拡がるシリサイドコンタクト２４を具備している。一方では、シリサ
イドコンタクト２２及び２３と、他方ではシリサイドコンコンタクト２４との間
の短絡が、自己位置決め的な態様で全体的に得られるオキサイド層１５の存在に
より防止される。
ｍの厚さで堆積される。この層２１は、ソース及びドレイン領域からなる領域１
２ａ及び１３ａ、並びにコントロールゲート１９の上部表面と前もって主に接触
し、オキサイド層１５によりゲート電極８との近隣の領域１２ｂ及び１３ｂと、
さらにスペーサ２０によりコントロールゲート１９の側壁とから分離される。例
えば７００℃の温度で熱することにより、シリコンと接触するチタンはチタンシ
リサイド合金に変換される。一方、シリコンオキサイドと接触し残存しているチ
タンは合金を形成しない。選択的エッチングをすることにより非合金のチタンが
除去され得る。このことは図８に示される段階の結果を得る。ソース領域１２及
びドレイン領域１３はシリサイドコンタクト２２及び２３をそれぞれ具備し、こ
れらは前もって主に領域１２ａ及び１３ａそれぞれの上方に拡がり、ゲート電極
から離れ配されている。コントロールゲート１９はさらに、ゲート電極の幅方向
を横切って拡がるシリサイドコンタクト２４を具備している。一方では、シリサ
イドコンタクト２２及び２３と、他方ではシリサイドコンコンタクト２４との間
の短絡が、自己位置決め的な態様で全体的に得られるオキサイド層１５の存在に
より防止される。
【００１３】 上述の記載から自明なように、領域１２ｂ及び１３ｂ、すなわちオキサイド層
１５の幅はとりわけイオン打ち込み角度θ、フォトレジスト層７及びポリ層６の
厚さと、打ち込まれたイオンのエネルギ及びそのタイプとにより調整されうる。
７度のイオン打ち込み角度で、かつポリ層（約２５０ｎｍ）及びフォトレジスト
層７（約１．３５μｍ）の慣習的な厚さで、約３００ｎｍの幅を持つオキサイド
層が得られる。
１５の幅はとりわけイオン打ち込み角度θ、フォトレジスト層７及びポリ層６の
厚さと、打ち込まれたイオンのエネルギ及びそのタイプとにより調整されうる。
７度のイオン打ち込み角度で、かつポリ層（約２５０ｎｍ）及びフォトレジスト
層７（約１．３５μｍ）の慣習的な厚さで、約３００ｎｍの幅を持つオキサイド
層が得られる。
【００１４】 以上、本発明は不揮発性メモリセルを用いて説明されてきた。本発明は、能動
的な回路素子であり、電子回路の部分を形成するＭＯＳトランジスタを製造する
際にも容易に使用されうることは自明であろう。
的な回路素子であり、電子回路の部分を形成するＭＯＳトランジスタを製造する
際にも容易に使用されうることは自明であろう。
【００１５】 当業者には多くの変形例が実施可能であることも自明であろう。例えば、オキ
サイドスペーサ１５の幅はフォトレジスト層７の高さ、イオン打ち込み角度θ、
イオン打ち込みエネルギ、及び使用される不純度により、ある条件内で調整され
得る。当該方法はｎチャネルトランジスタの製造のために使用されるばかりでな
く、ｐチャネルトランジスタの製造のためにも使用され得る。
サイドスペーサ１５の幅はフォトレジスト層７の高さ、イオン打ち込み角度θ、
イオン打ち込みエネルギ、及び使用される不純度により、ある条件内で調整され
得る。当該方法はｎチャネルトランジスタの製造のために使用されるばかりでな
く、ｐチャネルトランジスタの製造のためにも使用され得る。
【図１】 製造工程のある段階における本発明による方法を使用して製造さ
れるＦＥＴの断面図を示す。
れるＦＥＴの断面図を示す。
【図２】 製造工程の図１の段階の次の段階における本発明による方法を使
用して製造されるＦＥＴの断面図を示す。
用して製造されるＦＥＴの断面図を示す。
【図３】 製造工程の図２の段階の次の段階における本発明による方法を使
用して製造されるＦＥＴの断面図を示す。
用して製造されるＦＥＴの断面図を示す。
【図４】 製造工程の図３の段階の次の段階における本発明による方法を使
用して製造されるＦＥＴの断面図を示す。
用して製造されるＦＥＴの断面図を示す。
【図５】 製造工程の図４の段階の次の段階における本発明による方法を使
用して製造されるＦＥＴの断面図を示す。
用して製造されるＦＥＴの断面図を示す。
【図６】 製造工程の図５の段階の次の段階における本発明による方法を使
用して製造されるＦＥＴの断面図を示す。
用して製造されるＦＥＴの断面図を示す。
【図７】 製造工程の図６の段階の次の段階における本発明による方法を使
用して製造されるＦＥＴの断面図を示す。
用して製造されるＦＥＴの断面図を示す。
【図８】 製造工程の図７の段階の次の段階における本発明による方法を使
用して製造されるＦＥＴの断面図を示す。
用して製造されるＦＥＴの断面図を示す。
１ 半導体基体 ３ 表面領域 ８ ゲート電極 １２ａ、１２ｂ より軽くドープされた領域 １５ オキサイド層 １９ コントロールゲート ２０ スペーサ ２２、２３、２４ シリサイドコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 29/788 29/792 (72)発明者 ヴァン デア メーア ヘンドリク エッ チ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ドライフ クラース ジー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ヘッセルス アドリアヌス シー エル オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 5F048 AB01 AC01 BA01 BB05 BB08 BF06 BF16 5F083 EP02 EP27 EP55 JA04 JA33 JA35 JA53 PR37 5F101 BA07 BA29 BA36 BB02 BH30 5F140 AA14 AC32 BE07 BF01 BF04 BF13 BF22 BF24 BF28 BF34 BF35 BG02 BG08 BG10 BG12 BG15 BG22 BG37 BG50 BG53 BG57 BH12 BJ08 BK14 BK34 BK39 CF04 【要約の続き】 れる。本発明は不揮発性メモリを製造する分野で特別な 利益をもたらす。
Claims (5)
- 【請求項１】 絶縁されたゲート電極を備えた電界効果トランジスタを持つ
表面を具備するシリコンの半導体基体を有する半導体装置を製造する方法であっ
て、 該半導体装置の表面はシリコン層が堆積されたゲート誘電層で覆われており、
この上に前記ゲート電極を画定するエッチングマスクが形成され、 その後、前記ゲート電極がエッチングにより前記シリコン層から形成され、 その後、ドープされた領域が前記半導体基体の表面でイオンを打ち込むことに
より前記ゲート電極の隣に設けられ、これらの領域が前記トランジスタのソース
領域及びドレイン領域を形成し、 その後、次のステップで、前記半導体基体における前記ソース領域及び前記ド
レイン領域と前記ゲート電極の上部表面とのコンタクトを形成する金属層が施与
され、 この金属層が前記ゲート電極の側壁を覆う中間の電気的絶縁層により前記ゲー
ト電極の側壁から分離され、 その後、熱処理により、メタルシリサイドコンタクトが、前記金属層がシリコ
ンと接触する箇所で形成され、 次に、前記金属層の変換されていない部分が選択エッチングにより除去される
、半導体装置を製造する方法において、 前記イオンの打ち込みは、前記ゲート電極上で前記エッチングマスクの存在と
、該エッチングマスクの側壁に入力するイオンが、前記半導体基体の表面に向か
って散乱され、前記ゲート電極の隣りのソース及びドレイン領域にサブ領域を形
成するように前記表面と垂直の角度とにおいて実行され、 前記サブ領域は、前記ゲート電極からより離れて位置付けられるソース及びド
レイン領域の部分よりもより高いドーピングレベルを持ち、 その後、熱酸化により酸化層がソース及びドレイン領域上で形成され、この酸
化層はソース及びドレイン領域の上記より離れた部分での厚さよりも前記サブ領
域上でより大きな厚さを持ち、 その後、エッチングステップが実行され、このエッチングステップにおいて、
前記ソース及びドレイン領域の前記より離れた部分上の前記酸化層が全て除去さ
れ、前記サブ領域上の前記酸化層は、前記厚さの一部のみに渡って除去され、そ
の結果、酸化層が前記サブ領域上に残存したままであり、 次のステップで、前記より離れた部分上の金属層が、前記半導体基体の表面と
接触し、 前記サブ領域の箇所で前記酸化層により前記表面から分離されることを特徴と
する半導体装置を製造する方法。 - 【請求項２】 前記垂直方向と前記イオン打ち込み方向との間の角度が７度
に等しいか、又は少なくとも略７度に等しいことを特徴とする請求項１に記載の
方法。 - 【請求項３】 前記エッチングマスクは、２μｍに等しいか、又は略２μｍ
に等しい厚さを持つフォトレジスト層により形成されることを特徴とする請求項
１又は２に記載の方法。 - 【請求項４】 前記イオンが砒素イオンにより形成されることを特徴とする
請求項１乃至３のいずれか１項に記載の方法。 - 【請求項５】 前記ゲート電極がフローティングゲートを持つ電界効果トラ
ンジスタの形態で不揮発性メモリ素子のフローティングゲートとして具備される
ことを特徴とする請求項１乃至４のいずれか１項に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99201329 | 1999-04-28 | ||
| EP99201329.2 | 1999-04-28 | ||
| PCT/EP2000/003410 WO2000067309A1 (en) | 1999-04-28 | 2000-04-14 | Method of manufacturing a semiconductor device comprising a field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002543614A true JP2002543614A (ja) | 2002-12-17 |
Family
ID=8240159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000616059A Pending JP2002543614A (ja) | 1999-04-28 | 2000-04-14 | 電界効果トランジスタを有する半導体装置を製造する方法 |
Country Status (7)
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|---|---|
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| EP (1) | EP1093667B1 (ja) |
| JP (1) | JP2002543614A (ja) |
| KR (1) | KR100618058B1 (ja) |
| DE (1) | DE60036520T2 (ja) |
| TW (1) | TW479364B (ja) |
| WO (1) | WO2000067309A1 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2006041215A (ja) * | 2004-07-28 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
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| GB0022149D0 (en) | 2000-09-09 | 2000-10-25 | Zetex Plc | Implantation method |
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2000
- 2000-02-15 TW TW089102499A patent/TW479364B/zh not_active IP Right Cessation
- 2000-04-14 WO PCT/EP2000/003410 patent/WO2000067309A1/en active IP Right Grant
- 2000-04-14 EP EP00922638A patent/EP1093667B1/en not_active Expired - Lifetime
- 2000-04-14 DE DE60036520T patent/DE60036520T2/de not_active Expired - Lifetime
- 2000-04-14 KR KR1020007014877A patent/KR100618058B1/ko not_active IP Right Cessation
- 2000-04-14 JP JP2000616059A patent/JP2002543614A/ja active Pending
- 2000-04-27 US US09/561,509 patent/US6177314B1/en not_active Expired - Lifetime
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| DE60036520T2 (de) | 2008-06-26 |
| DE60036520D1 (de) | 2007-11-08 |
| TW479364B (en) | 2002-03-11 |
| EP1093667B1 (en) | 2007-09-26 |
| KR20010071624A (ko) | 2001-07-28 |
| WO2000067309A1 (en) | 2000-11-09 |
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