KR100866111B1 - 다마신공정을 이용하여 게이트전극의 저항을 감소시키는반도체 소자의 제조방법 - Google Patents
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Abstract
본발명은 다마신공정을 이용하여 게이트전극의 저항을 감소시키는 반도체소자의 제조방법에 관한것으로, 본발명에 따른 반도체 소자의 제조방법은, 기판상에 질화막을 형성하고 그 결과물의 상부에 산화막을 형성하는 단계; 게이트전극이 형성될 상기 산화막을 노출시켜 상기 산화막상에 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 마스크로 하여 게이트전극이 될 부분의 상기 산화막을 플라즈마 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 산화막의 표면상에 폴리실리콘막을 형성하는 단계; CMP(Chemical Mechanical Polishing)공정을 이용하여 상기 폴리실리콘막과 상기 산화막을 평탄화시켜 게이트전극을 형성하는 단계; 플라즈마 에치백 식각에 의해 상기 산화막을 전면식각한 후 상기 게이트 전극의 표면상에 실리사이드를 형성시키는 단계; 상기 산화막과 상기 질화막을 식각하여 게이트 전극의 측벽에 LDD 스페이서를 형성하는 단계; 및 활성영역의 표면상에 실리사이드를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
Description
도 1a 내지 도 1g는 본발명에 따른 다마신공정을 이용한 반도체 소자의 제조방법을 도시한 각 공정별 단면도.
(도면의 주요부분에 대한 부호의 설명)
5 : 실리콘 기판 10 : 필드산화막
20 : 질화막 30, 30a : 산화막
40 : 포토레지스트막 45 : 트렌치
50 : 폴리실리콘막 55 : 게이트 전극
60 : 게이트전극 표면상의 실리사이드
65 : 활성영역 표면상의 실리사이드
70 : LDD 스페이서
본발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다마신(damascene)공정을 이용하여 게이트전극의 저항을 감소시키는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 제조 공정에 있어서, 게이트 전극의 형성법은 대단히 중요한데, 이는 상기 게이트 전극을 형성함에 있어 디바이스 크기가 축소되고 게이트 산화막이 20Å 이하로 얇아짐에 따라, 게이트산화막의 균일성 및 그 특성 형성 기술이 대단히 어렵고, 또한 플라즈마 식각공정도 어렵기 때문이다.
이러한 관점에서, 종래의 게이트 형성기술에 대해 설명하면 다음과 같다.
먼저, 확산법에 의해서 게이트 산화막을 형성하고, 그 상부에 게이트 전극으로 사용될 폴리실리콘막을 형성한다.
그런 다음, 포토리소그래피 공정을 이용하여 패터닝을 수행하고, 플라즈마 식각에 의해 식각공정을 수행하여 게이트 전극을 구현한다. 또한, 0.15㎛ CMOS 기술에서는 상기 게이트 형성시 n-MOS 및 p-MOS의 도핑정도를 달리하여 구현된다.
다시말하면, n-MOS의 경우에는 p-MOS 지역을 마스킹한 후 이온주입 공정에 의해 먼저 n-MOS 지역에 인(P)을 도핑하기 때문에, n-MOS 및 p-MOS 지역의 게이트 전극막이 서로 달라지게 되어 다음과 같은 문제점들이 발생한다.
상보형 트랜지스터(CMOS)에서는 n-MOS와 p-MOS가 동시에 구현되기 때문에, n-MOS와 p-MOS의 게이트전극의 폴리실리콘은 서로 다른 도핑정도를 가지게 되며, 이로써 n-MOS와 p-MOS는 서로 다른 물성을 가지므로 플라즈마 식각시 서로 다른 식각속도로 인하여 그 식각형상이 서로 달라지게 되는 문제점이 있다.
또한, 게이트 산화막이 너무 얇기 때문에 플라즈마 식각시 과도식각조절을 하기가 어렵다는 문제점이 있다. 즉, 과도식각이 너무 많으면 게이트 산화막을 침범하여 게이트 산화막의 펀치쓰루(punch through)로 인해 게이트 산화막 아래의 실리콘기판을 식각할 위험성이 있으며, 너무 적게 과도식각을 하게 되면 식각후 잔류물이 남아 게이트 브릿지(bridge)를 발생시키는 문제점이 있다.
한편, 종래에는 적절한 소자구현을 위해, 게이트를 형성하고 트랜지스터 소자를 형성할때 게이트 측벽에 스페이서를 형성하였다. 즉, 종래의 게이트 측벽에서의 스페이서 형성기술은 게이트 전극 위에 산화막과 질화막을 형성한 후 마스크 없이 전면식각으로 플라즈마 식각 공정을 진행하는데, 플라즈마 식각의 비등방성 식각특성에 따라 게이트전극의 측벽에 절연, 질화막의 스페이서를 형성하는 기술이다.
이러한 종래의 스페이서 형성기술에 있어서는 다음과 같은 문제점이 있다.
스페이서 형성시 그 폭을 조절하기가 어렵고, 또한 전면식각시 플라즈마 과도식각이 심하면 소스 드레인의 활성 영역과 필드산화막 영역을 침범하여 누설전류를 발생시키는등 디바이스 특성을 악화시킨다는 문제점이 있다.
또한, 고속소자를 구현함에 있어 필수적인 것은 게이트 전극의 저항을 10Ω이하로 낮추어야 하는데, 이를 구현하기 위해서는 게이트 물질을 금속성 물질로 바 꾸는 방법이 있다.
그러나 이러한 방법은 그 금속성 물질을 식각하는데 어려움이 있고 게이트 형성시 게이트 산화막의 특성에 열화를 가져온다는 단점이 있다.
게이트 전극의 저항을 10Ω이하로 낮추는 또 다른 방법은 게이트전극 위에 금속막을 형성하는 실리사이드 공정을 이용하는 것으로, 즉 일반적인 게이트 물질인 폴리실리콘으로 게이트를 형성한 후에 그 상부에 상기 폴리실리콘과 반응할 수 있는 금속성 물질을 형성하는 것이다.
그러나 이러한 방법도 실리사이드의 열적 불안정성으로 인해 많은 열처리 공정의 후속공정을 필요로 하고, 따라서 게이트 전극의 저항이 열화되는 단점이 있다.
이는 폴리실리콘의 그레인(grain)이 열처리에 의해 성장함으로써 초래되는 것으로 알려져 있으며, 특히 논-실리사이드(Non-Silicide)공정을 적용하는 경우에 있어 실리사이드 영역의 식각시 게이트 전극의 저항은 더욱 열악해진다.
따라서, 본 발명은 상기 종래기술의 제반문제점을 해결하기 위해서 안출한 것으로서, 게이트 형성 및 게이트 측벽에서의 스페이서 형성시 다마신공정을 사용함으로써 게이트 및 LDD 스페이서를 형성하고 게이트전극의 실리사이드를 게이트 측면까지 형성하여 게이트 저항을 감소시키는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 다른 본 발명의 목적은 게이트 패터닝시 다마신공정을 이용하여 게이트 전극을 형성하면 디바이스 악영향을 끼칠 수 있는 게이트 펀치쓰루, 실리콘기판 침범등을 방지하는 반도체소자의 제조방법을 제공하는 것이다.
그리고, 또 다른 본 발명의 목적은 본발명의 게이트 형성기술을 적용하고 게이트 전극사이의 식각에 의해 LDD 스페이서를 형성함으로써 플라즈마 식각시 발생하던 과도식각에 의한 소스 드레인의 활성영역의 침범을 방지할 수 있고, 식각의 과도식각시간을 조절함으로써 LDD 스페이서의 폭을 조절할 수 있는 반도체소자의 제조방법을 제공하는 것이다.
또 다른 본 발명의 목적은, 고속소자를 구성하기 위해 게이트를 금속막으로 형성하는 실리사이드 공정에서 게이트전극 표면상에 바람직하게는 135 내지 165Å 두께의 실리사이드를 형성하고, 다음에는 LDD 스페이서를 형성한 후, 활성영역 표면상에 바람직하게는 135 내지 165Å 두께의 실리사이드를 형성할때 게이트전극 표면상에도 또다시 형성함으로써 실리사이드의 열적 안정성을 높이는 반도체소자의 제조방법을 제공하는 것이다.
또 다른 본발명의 목적은 게이트 실리사이드를 게이트 상부의 측벽에도 형성시킴으로써 실리사이드 형성 면적이 넓어져 실리사이드의 저항 열화를 방지할 수 있는 반도체소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 기판상에 질화막을 형성하고 그 결과물의 상부에 산화막을 형성하는 단계; 게이트전극이 형성될 상기 산화막을 노출시켜 상기 산화막상에 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 마스크로 하여 게이트전극이 될 부분의 상기 산화막을 플라즈마 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 산화막의 표면상에 폴리실리콘막을 형성하는 단계; CMP(Chemical Mechanical Polishing)공정을 이용하여 상기 폴리실리콘막과 상기 산화막을 평탄화시켜 게이트전극을 형성하는 단계; 플라즈마 에치백 식각에 의해 상기 산화막을 전면식각한 후 상기 게이트 전극의 표면상에 실리사이드를 형성시키는 단계; 상기 산화막과 상기 질화막을 식각하여 게이트 전극의 측벽에 LDD 스페이서를 형성하는 단계; 및 활성영역의 표면상에 실리사이드를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a는 아이솔레이션 공정 후에 질화막(20)을 형성하고 그 상부에 산화막(30)을 형성하는 과정을 도시한 도면이다.
도 1a를 참조하면, 필드산화막(10)을 형성한후 200Å 두께의 질화막(20)을 형성한다. 상기 질화막(20)은 도 1c에서 게이트 전극(55)을 형성하기 위한 트렌치(45)를 형성하여 산화막(30) 식각시 식각 종말점의 역할을 한다. 즉, 이는 산화막(30) 식각시 질화막과의 선택비가 높으므로 가능한 것이며, 산화막 식각시 식각종말을 하지 않으면 하부층인 실리콘기판(5)을 식각하게 되어 하부층 침범이 발생하기 때문이다. 상기 질화막(20)을 형성한 다음, 산화막(30)을 게이트전극(55)의 형성 높이에 해당하는 2000Å 두께로 형성한다.
도 1b는 게이트전극(55)을 형성하기 위해 산화막(30)을 게이트전극(55)의 두 께만큼 형성한 후 포토레지스트막(40)을 이용하여 게이트전극(55)이 될 부분을 패터닝하는 과정을 도시한 도면이다.
도 1b를 참조하면, 게이트전극(55)이 형성될 부분에 해당하는 상기 산화막(30)의 상부를 마스크 리소그래피 공정으로 패터닝한다. 이때 필요한 포토레지스트막(40)의 두께는 5000Å 이하로 얇아도 충분하므로 게이트 전극(55)의 폭인 0.15㎛ 이하의 패터닝도 가능하다. 이렇듯 포토레지스트막(40)의 두께가 얇아도 가능한 이유는 2000Å의 산화막(30)을 식각하는데는 그 산화막(30)이 포토레지스트막(40)과의 선택비가 2:1 이상이 되기 때문에 얇은 포토레지스트막(40)으로도 2000Å의 산화막(30)을 식각하는 것이 가능하기 때문이다.
도 1c는 패터닝한 대로 게이트전극(55)이 될 부분의 산화막을 플라즈마 식각하여 게이트전극(55)이 될 부분을 형성하는 과정을 도시한 도면이다.
도 1c를 참조하면, 도 1b의 상기 마스크 패터닝 후에 플라즈마 식각을 진행하여 트렌치(45)를 형성한다. 이때, 상기 플라즈마 식각의 첫번째 단계에서는 18C4F8, 10O2 및 420Ar 가스 분위기에서, 대략 28 ~ 32mT의 압력 바람직하게는 30mT의 압력, 대략 최고 2090W 및 대략 최저 2310W 바람직하게는 최고 2200W 및 최저 1600W의 전원, 그리고 대략 70초 동안, 대략 20~22mm 바람직하게는 21mm 갭, 대략 9.5~10.5T 바람직하게는 10T의 헬륨가스 압력, 대략 33~36T 바람직하게는 35T의 헬륨가스 압력, 대략 28.5 ~ 31.5℃ 바람직하게는 30℃의 상부온도, 대략 47.5 ~ 52.5 ℃ 바람직하게는 50℃의 측벽온도 및 대략 9.5 ~ 10.5 ℃ 바람직하게는 10℃의 바닥온도에서 수행된다.
또한, 플라즈마 식각의 두번째 단계에서는 20CHF3, 20O2 및 400Ar의 가스분위기에서, 대략 47~52mT 바람직하게는 50mT의 압력, 대략 최고 950~1050W 바람직하게는 1000W 및 대략 최저 190~210W 바람직하게는 200W 사이의 전원, 그리고 대략 10초동안, 대략 20~22mm 바람직하게는 20mm 갭, 대략 9.5~10.5T 바람직하게는 10T의 헬륨가스 압력, 대략 33~36T 바람직하게는 35T의 헬륨가스 압력, 대략 28.5 ~ 31.5℃ 바람직하게는 30℃의 상부온도, 대략 47.5 ~ 52.5 ℃ 바람직하게는 50℃의 측벽온도 및 대략 9.5 ~ 10.5 ℃ 바람직하게는 10℃의 바닥온도에서 수행된다. 이때, 도 1c에서와 같이, 실리콘기판(5)을 침범하지 않으려면, 초기 형성했던 질화막(20)에서 식각종말점을 잡고 산화막(30)과 질화막(20)의 선택비를 높게하여 식각해야 한다. 상기 식각 후에, 20Å 두께의 게이트산화막(35)을 확산법을 이용하여 형성한다.
도 1d는 전극이 될 게이트를 형성하기 위해 산화막(30) 상부에 전극물질인 폴리실리콘막(50)을 형성하는 과정을 도시한 도면이며, 도 1e는 화학적 기계적 연마 (Chemical Mechanical Polishing, 이하 "CMP"라 함)공정을 이용하여 폴리실리콘막(50)과 산화막(30)을 평탄화시키는 과정을 도시한 도면이다.
도 1d에서와 같이 폴리실리콘막(50)을 7000Å의 두께로 형성한다. 그 다음, 도 1e에서 처럼 게이트 전극(55)을 형성하기 위해서 CMP공정을 이용하여 폴리실리 콘막(50)을 산화막(30)과 함께 평탄화시킨다. 이러한 평탄화 공정을 진행하면 게이트전극(55)이 형성된다. 이와 같은 다마신공정으로 게이트전극(55)을 형성하면 폴리실리콘막(50)의 그레인이 고르게 평탄화된다.
다음에는, 플라즈마 에치백 식각공정에 의해 300Å 두께의 산화막(30)을 에치백하여 식각한다. 이렇게 되면, 게이트전극(55) 상부의 측벽에도 실리사이드(60)를 형성시킬 수 있다. 상기 플라즈마 에치백 식각은 18C4F8, 10O2 및 420Ar 가스 분위기에서, 대략 28 ~ 32mT의 압력 바람직하게는 30mT의 압력, 대략 최고 2090W 및 대략 최저 2310W 바람직하게는 최고 2200W 및 최저 1600W의 전원, 그리고 대략 70초 동안, 대략 20~22mm 바람직하게는 21mm 갭, 대략 9.5~10.5T 바람직하게는 10T의 헬륨가스 압력, 대략 33~36T 바람직하게는 35T의 헬륨가스 압력, 대략 28.5 ~ 31.5℃ 바람직하게는 30℃의 상부온도, 대략 47.5 ~ 52.5 ℃ 바람직하게는 50℃의 측벽온도 및 대략 9.5 ~ 10.5 ℃ 바람직하게는 10℃의 바닥온도에서 수행된다.
따라서, 게이트 전극(55) 표면상에 실리사이드(60)를 형성할 경우 실리사이드 형성면적이 넓어지기 때문에 열적 안정성을 확보할 수 있게 된다.
도 1f를 참조하면, 상기 게이트전극(55) 상부에 바람직하게는 135 내지 165Å 두께의 실리사이드, 바람직하게는 티타늄막(60)을 형성한다. 그 다음, 원하지 않는 지역 (즉, 게이트 전극 이외의 지역)의 실리사이드(60)를 식각하여 제거한다.
도 1g를 참조하면, LDD 스페이서(70)를 형성하기 위해 질화막(20)과 산화막(30a)을 식각하는데, 이때 상기 산화막(30a)은 BOE(Buffered Oxide Etchant) 를 이용하여 식각하며, 상기 질화막(20)은 인산을 이용하여 식각한다. 상기 BOE 식각액으로 실리콘기판(5)이 드러나는 종말점까지 식각하게 되면 등방성 식각 특성으로 인해 도 1g에서와 같은 LDD 스페이서(70)를 형성할 수 있다. 또한, 과도식각시간을 조절함으로써 LDD 스페이서(70)의 폭을 조절할 수 있다.
상기 LDD 스페이서(70)를 형성한 다음에는, 상기 게이트 전극(55) 상부의 실리사이드(60)와 동일한 방식으로 활성 영역 표면상에도 바람직하게는 135 내지 165Å 두께의 실리사이드(65)를 형성시킨다. 이때, 게이트 전극(55) 표면상에도 실리사이드(60)를 또다시 형성시킨다. 이런 방법으로 실리사이드를 형성하면 게이트 전극(55) 표면상에는 실리사이드(60)가 300Å 두께로 두껍게 형성되어 실리사이드의 열적 안정성을 높일수 있기 때문에 게이트 저항의 열화를 방지하는 한편, 활성 영역에도 게이트전극(55) 상부의 측벽에까지 바람직하게는 135 내지 165Å 두께의 실리사이드(65)를 형성할 수 있기 때문에 실리사이드의 저항열화 및 저항값 자체도 줄일 수 있다. 즉, 종래에는 게이트전극과 활성영역에 동시에 실리사이드(60, 65)를 형성시킬 경우 두껍게 형성하면 접점 누설특성의 열화를 초래하였으나, 상술한 방법으로 실리사이드를 형성하면 접점누설특성의 열화를 방지할 수 있다.
상술한 바와 같이, 본발명은 게이트 패터닝시 다마신공정을 이용하여 게이트 전극을 형성하면 디바이스 악영향을 끼칠 수 있는 게이트 펀치쓰루, 실리콘기판 침범등을 방지할 수 있다.
또한, 본발명에서는 상술한 게이트 형성기술을 적용하고 게이트 전극사이의 식각에 의해 LDD 스페이서를 형성함으로써 플라즈마 식각시 발생하던 과도식각에 의한 소스 드레인의 활성영역의 침범을 방지할 수 있고, 과도식각시간을 조절함으로써 LDD 스페이서의 폭을 조절할 수 있다.
또한, 본발명은 고속소자를 구성하기 위해 게이트를 금속막으로 형성하는 실리사이드 공정에서, 먼저 게이트전극(55) 위에 바람직하게는 135 내지 165Å 두께의 실리사이드(60)를 형성하고, 다음에는 LDD 스페이서를 형성한 후, 활성영역 표면상에 바람직하게는 135 내지 165Å 두께의 실리사이드(65)를 형성할때 게이트전극(55) 표면상에도 함께 형성함으로써, 실리사이드의 열적 안정성을 높이고자 하였다. 그리고 실리사이드를 게이트전극(55) 상부의 측벽에도 형성시킴으로써 실리사이드 형성 면적이 넓어져 실리사이드의 저항 열화를 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (9)
- 다마신공정을 이용하여 게이트전극의 저항을 감소시키는 반도체소자의 제조방법에 있어서,기판상에 질화막을 형성하고 그 결과물의 상부에 산화막을 형성하는 단계;게이트전극이 형성될 상기 산화막을 노출시켜 상기 산화막상에 포토레지스트막 패턴을 형성하는 단계;상기 포토레지스트막 패턴을 마스크로 하여 게이트전극이 될 부분의 상기 산화막을 플라즈마 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 산화막의 표면상에 폴리실리콘막을 형성하는 단계;CMP(Chemical Mechanical Polishing)공정을 이용하여 상기 폴리실리콘막과 상기 산화막을 평탄화시켜 게이트전극을 형성하는 단계;플라즈마 에치백 식각에 의해 상기 산화막을 전면식각한 후 상기 게이트 전극의 표면상에 제1 실리사이드를 형성시키는 단계;상기 산화막과 상기 질화막을 식각하여 게이트 전극의 측벽에 LDD 스페이서를 형성하는 단계; 및활성영역의 표면상에 제2 실리사이드를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 식각의 첫번째 단계에서 200Å두께의 질화막을 식각 종말점으로 선택하는 것읕 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 식각시 상기 산화막과 상기 포토레지스트막의 선택비가 2:1 이상인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서 형성단계는, 산화막을 BOE(Buffered Oxide Echant)로 식각하고 질화막을 인산용액으로 식각함으로써 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서의 폭은 과도식각시간을 조절함으로써 조절가능한 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극 표면상의 상기 제1 실리사이드 두께가 활성영역 표면상의 상기 제2 실리사이드 두께보다 큰 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 활성영역의 표면상에 상기 제2 실리사이드를 형성하는 단계는, 상기 활성영역의 표면상에 135 내지 165Å 두께의 상기 제2 실리사이드를 상기 게이트전극의 표면상에도 또다시 형성함으로써, 상기 게이트전극 표면상의 상기 제2 실리사이드를 270 내지 330Å두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 7 항에 있어서, 상기 활성영역 표면상에 상기 제2 실리사이드를 형성하는 단계에서, 상기 제2 실리사이드는 상기 LDD 스페이서에 의하여 노출된 상기 게이트전극의 측벽의 상부에 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극 표면상에 상기 제1 실리사이드를 형성하는 단계에서, 상기 제1 실리사이드는 상기 산화막으로부터 노출된 상기 게이트전극의 측벽의 상부에도 형성되어 상기 제1 실리사이드의 형성 면적을 넓게하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR1020020036709A KR100866111B1 (ko) | 2002-06-28 | 2002-06-28 | 다마신공정을 이용하여 게이트전극의 저항을 감소시키는반도체 소자의 제조방법 |
Applications Claiming Priority (1)
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| KR1020020036709A KR100866111B1 (ko) | 2002-06-28 | 2002-06-28 | 다마신공정을 이용하여 게이트전극의 저항을 감소시키는반도체 소자의 제조방법 |
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| KR100866111B1 true KR100866111B1 (ko) | 2008-10-30 |
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ID=37313244
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Country Status (1)
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154306B1 (ko) * | 1995-10-31 | 1998-12-01 | 김광호 | 모스 트랜지스터의 제조방법 |
| KR20000004742A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체소자의 제조방법 |
| KR20010071624A (ko) * | 1999-04-28 | 2001-07-28 | 롤페스 요하네스 게라투스 알베르투스 | 전계 효과 트랜지스터를 포함하는 반도체 디바이스의 제조방법 |
-
2002
- 2002-06-28 KR KR1020020036709A patent/KR100866111B1/ko not_active IP Right Cessation
Patent Citations (3)
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