KR100562301B1 - 트랜지스터의 게이트 구조 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터의 게이트 구조 및 그 제조 방법을 제시한다. 본 발명의 일 관점에 따르면, 반도체 기판 상에 형성된 게이트 산화막, 게이트, 및 게이트의 상면으로부터 게이트의 상측 측면에까지 연장된 금속 실리사이드층을 포함하는 트랜지스터의 게이트 구조를 제시한다. 게이트 측면에 도입된 게이트 스페이서, 및 게이트 스페이서와 게이트 사이 계면에 금속 실리사이드층이 게이트의 상측 측면에까지 연장되게 허용하게 형성된 버퍼층을 더 포함한다.
게이트, 실리사이드
Description
도 1a 및 도 1b는 종래의 트랜지스터의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 트랜지스터의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 폴리 실리콘 상에 실리사이드(silicide)층을 선택적으로 구비한 트랜지스터(transistor)의 게이트(gate) 구조 및 그 제조 방법에 관한 것이다.
반도체 소자의 트랜지스터에 요구되는 게이트의 구조는 일반적으로 도전성 폴리 실리콘(poly silicon)층을 포함하여 구성된다. 이러한 도전성 폴리 실리콘층을 포함하는 게이트 라인(gate line)의 저항을 줄여주기 위해서 실리사이드층을 더 도입하고 있다.
도 1a 및 도 1b 종래의 트랜지스터의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1a를 참조하면, 종래의 트랜지스터의 게이트 제조 방법은, 먼저, 반도체 기판(10)에 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation)를 이용하여 소자 분리막(20)을 형성하고, 소자 분리막(20)에 의해 설정되는 활성 영역(active region)의 반도체 기판(10) 영역 상에 게이트 산화막(30)을 형성하고, 그 위에 폴리 실리콘층을 포함하는 게이트(40)를 형성하고, 게이트(40)의 측벽에 절연물의 스페이서(spacer:41)를 형성하고 있다.
이후, 일정 두께의 산화막(50)을 증착하고, 포토(photo) 공정을 통해 샐리사이드(salicide) 영역을 여는(open) 포토레지스트 패턴(60)을 도입하고 있다.
도 2a를 참조하면, 포토레지스트 패턴(60)에 의해 열려 노출된 부분의 산화막(50)을 습식 화학액(wet chemical), 예컨대, 불산(HF)을 포함하는 용액으로 식각하여 샐리사이드 영역을 노출시킨다. 이러한 샐리사이드 영역의 노출은 특히 게이트(40)의 상측면 및 스페이서(41)에 인근하는 반도체 기판(10) 영역을 선택적으로 노출하는 것을 목적으로 하고 있다. 이러한 노출할 영역들에 실리사이드층을 선택적으로 형성함으로써, 특히, 게이트(40)의 저항을 낮추고자 하기 때문이다.
그런데, 이러한 습식 식각 과정에서, 습식 식각의 특성상 소정 화학물(chemical)이 잔류하여, 특히, 막과 막의 계면에서 상대적으로 빠른 식각을 유발할 수 있다. 이에 따라, 도 1b에 제시된 바와 같이 실리사이드화가 방지되어야 할 부분(A)이 실리사이드화 과정에 노출될 수 있으며, 또한, 게이트(40)의 아래의 게이트 산화막(30)에 측면 식각(B)이 발생하여 손상이 발생할 수 있다. 이와 같은 불량이 발생하면, 소자의 전기적 특성을 저해함으로써 제품의 수율을 크게 떨어뜨리게 된다.
이와 같이 등방성 식각 특성을 지니는 습식 식각을 이용하기 위해 실리사이드가 형성되지 않을 영역을 도입하는 과정은, 게이트(40)의 일부에서 실리사이드가 형성되지 않을 수도 있다. 이는, 게이트(40)의 상측 표면만이 실리사이드 과정에 노출됨에 따라, 실리사이드화가 충분히 일어나는 데 필요한 실리콘 소스(silicon source)의 공급이 원활하지 못할 수 있기 때문이다. 이에 따라, 게이트(40) 상측에 형성되는 실리사이드층의 두께 및 범위는 원하는 만큼 생성되지 못할 수 있다. 따라서, 게이트(40)의 저항을 효과적으로 낮추기가 매우 어려워, 소자의 패턴 감축(shrink)에 걸림돌로 작용하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트의 저항을 보다 낮출 수 있는 트랜지스터의 새로운 게이트 구조 및 그 제조 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 형성된 게이트 산화막, 상기 게이트 산화막 상에 형성된 게이트, 및 상기 게이트의 상면으로부터 상기 게이트의 상측 측면에까지 연장된 금속 실리사이드층을 포함하는 트랜지스터의 게이트 구조를 제시한다.
상기 게이트 측면에 도입된 게이트 스페이서, 및 상기 게이트 스페이서와 상기 게이트 사이 계면에 상기 금속 실리사이드층이 상기 게이트의 상측 측면에까지 연장되게 허용하게 형성된 버퍼층을 더 포함하는 트랜지스터의 게이트 구조를 제시한다.
상기 스페이서는 실리콘 질화물층을 포함하고 상기 버퍼층은 실리콘 산화물층을 포함하여 구성될 수 있다.
상기 버퍼층의 높이는 상기 게이트의 높이 보다 낮은 것일 수 있다.
상기 금속 실리사이드층은 티타늄(Ti), 질화 티타늄(TiN), 코발트(Co), 니켈(Ni), 배금(Pt) 또는 텅스텐(W)의 실리사이드층일 수 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 일 관점은, 반도체 기판 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상에 게이트를 형성하는 단계, 및 상기 게이트의 상면으로부터 상기 게이트의 상측 측면에까지 연장된 금속 실리사이드층을 형성하는 단계를 포함하는 트랜지스터의 게이트 구조 제조 방법을 제시한다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 일 관점은, 반도체 기판 상에 게이트 산화막, 게이트층, 제1버퍼층 및 하드 마스크층을 순차적으로 형성하는 단계, 상기 층들을 순차적으로 패터닝하여 하드 마스크, 제1버퍼층, 게이트 및 게이트 산화막의 스택(stack)을 형성하는 단계, 상기 스택을 덮는 제2버퍼층 및 스페이서층을 순차적으로 형성하는 단계, 상기 스페이서층을 상기 제2버퍼층이 노출되게 이방성 식각하여 상기 스택의 측면에 스페이서를 형성하는 단계, 상기 스페이서 및 상기 스택을 덮는 절연층을 형성하는 단계, 상기 절연층을 적어도 상기 하드 마스크가 노출되게 평탄화하는 단계, 상기 노출된 하드 마스크를 제거하는 단 계, 상기 하드 마스크의 제거에 의해 노출되는 제1버퍼층 및 제2버퍼층의 일부를 선택적으로 제거하여 상기 게이트와 상기 스페이서의 계면 부위에 상기 게이트의 상측 측면 부위를 노출하는 단계, 상기 게이트의 노출된 면에 접촉하는 금속층을 상기 절연층 상에 형성하는 단계, 및 상기 금속층을 자기 정렬 실리사이드화하여 상기 게이트 상에 상기 게이트의 상면 및 상기 게이트의 상측 측면의 노출된 부위에까지 연장되는 금속 실리사이드층을 형성하는 단계를 포함하는 트랜지스터의 게이트 구조 제조 방법을 제시한다.
상기 제1버퍼층은 실리콘 산화물층으로 형성되고, 상기 하드 마스크층은 실리콘 질화물층으로 형성되고, 상기 제2버퍼층은 실리콘 산화물층으로 형성되고, 상기 스페이서층은 실리콘 질화물층으로 형성될 수 있다.
상기 절연층의 평탄화는 상기 절연층의 표면 높이가 상기 하드 마스크의 표면 높이보다 낮아지게 수행될 수 있다. 상기 평탄화는 화학 기계적 연마에 의한 시간 연마, 상기 하드 마스크를 연마 종료로 이용하는 화학 기계적 연마 또는 상기 하드 마스크를 식각 종료로 이용하는 에치 백(etch back)으로 수행될 수 있다.
본 발명에 따르면, 게이트 상측에 보다 확장된 범위에 걸쳐 실리사이드층이 형성될 수 있는 게이트 구조 및 그 제조 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 트랜지스터의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 게이트 형성 방법은, 먼저, 반도체 기판(100)에 바람직하게 STI로서 활성 영역을 설정하는 소자 분리막(200)을 형성하고, 소자 분리막(200)에 의해 설정되는 활성 영역의 반도체 기판(100) 영역 상에 게이트 산화막(300)을 형성한다.
이후에, 게이트를 위한 도전막으로 도전성 폴리 실리콘층의 게이트층(410)을 증착 형성한다. 이후에, 제1 버퍼층(first buffer layer:420)을 바람직하게 실리콘 산화물층으로 형성하고, 그 위에 하드 마스크(hard mask)층(430)을 바람직하게 실리콘 질화물층으로 형성한다.
이때, 게이트층(410)으로서의 폴리 실리콘층은 대략 2600 내지 1800Å 정도 두께로 형성되며, 제1 버퍼층(420)의 실리콘 산화물층은 대략 150 내지 300Å 정도 두께로, 하드 마스크층(430)의 실리콘 질화물층은 대략 1000 내지 1500Å 정도 두께로 형성될 수 있다.
제1 버퍼층(420)의 실리콘 산화물층은 게이트층(410)으로서의 폴리 실리콘층과 하드 마스크층(430)으로서의 실리콘 질화물층 사이 계면에 도입되어, 실리콘 질화물층의 증착에 따른 스트레스(stress)를 완화시키는 역할을 한다. 즉, 실리콘 질화물층의 스트레스에 의한 게이트층(410)으로서의 폴리 실리콘층이 손상 및 게이트 산화막(300)의 손상을 완화해주는 역할을 한다.
이러한 제1 버퍼층(420)은 CVD(Chemical Vapor Deposition), PE-CVD(Plasma Enhanced CVD) 등으로 형성될 수 있으나, 전하 축적(charge up) 또는 불순물에 의한 게이트 산화막(300)의 손상을 최소화하기 위해서는 CVD를 이용하는 것이 바람직하다. 또한 마찬가지 이유로 실리콘 질화물층 증착 또한 CVD를 이용하는 것이 바람직하다.
하드 마스크층(430) 상에 패터닝을 위한 포토레지스트 패턴(500)을 포토리소그래피(photolithography) 공정 등으로 형성한다. 이러한 포토레지스트 패턴(500)은 실질적으로 게이트층(410)을 게이트로 패터닝하기 위해서 도입된다. 포토레지스트 패턴(500)을 이용하여 게이트 스택(gate stack)을 패터닝한다.
도 2b를 참조하면, 포토레지스트 패턴(500)을 이용하여 하드 마스크층(430)을 하드 마스크 패턴(430)으로 패터닝하고, 하드 마스크 패턴(430)을 이용하여 게이트층(410)을 패터닝한다.
이때, 이러한 패터닝 과정에 의해서 제1 버퍼층(420)이 하드 마스크 패턴(430)과 게이트 패턴(410) 사이에서 패터닝되고, 게이트 유전층(300)이 패터닝될 수 있다. 이러한 패터닝 과정은 건식 식각(dry etch) 공정으로 수행되며, 게이트 패턴(410)을 패터닝한 후, 트랜지스터의 효과적인 작동을 위한 각종 이온 주입 공정이 뒤따르게 된다.
이후에, 게이트 패턴(410)의 측면에 스페이서(spacer)를 도입하기 위해서, 하드 마스크 패턴(430)을 포함하는 게이트 스택을 덮는 스페이서층(450)을 형성한다. 이러한 스페이서층(450)은 바람직하게 실리콘 질화물층으로 형성될 수 있으며, 이때, 실리콘 질화물층은 대략 700 내지 1500Å 정도의 두께로 형성될 수 있다. 그럼에도 불구하고, 이러한 실리콘 질화물층의 두께는, 소자의 특성과 원하는 회로 구성에 따라 요구되는 스페이서의 폭이 달라지므로, 요구되는 스페이서의 폭에 따라 그 증착 두께가 달라지게 된다.
스페이서층(450)을 실리콘 질화물층 등으로 형성할 때, 스페이서층(450)과 게이트 스택 사이의 계면에는 제2 버퍼층(440)이 도입된다. 이러한 제2 버퍼층(440)은 대략 200 내지 500Å 정도 두께의 실리콘 질화물과 식각 선택비를 가질 수 있는 실리콘 산화물층으로 도입될 수 있다.
도 2c를 참조하면, 스페이서층(450)을 스페이서 식각 공정을 이용하여, 예를 들어, 이방성 건식 식각을 수행하여 스페이서(451)를 형성한다. 이때, 스페이서층(450) 아래의 제2 버퍼층(440)이 식각의 종료점으로 이용된다.
도 2d를 참조하면, 게이트 패턴(410)들 사이의 간격을 메우는 절연층(600)을 형성한다. 이때, 절연층(600)의 두께(T1)는 하드 마스크(430) 및 제2 버퍼층(440) 등을 포함하는 게이트 스택의 높이(T2)보다 더 두꺼운 두께로 형성된다. 이러한 절연층(600)은 실리콘 산화물층으로 형성될 수 있다.
도 2e를 참조하면, 절연층(600)을 평탄화하여 그 두께를 낮춘다. 평탄화 과정은 화학 기계적 연마(CMP: Chemical Mechanical Polishing)나 에치 백(etch back) 등으로 수행될 수 있다. 이러한 평탄화에 의해서 절연층(600)은 일정 두께(T3)가 연마되어 제거된다. 이에 따라, 평탄화된 절연층(600)의 표면 높이는 게이트 스택의 높이, 특히, 하드 마스크(430)의 높이 보다 낮게 유도된다. 또는, 게이트 패턴(410) 측면의 스페이서(441)의 상측 어깨 부위가 노출되도록 평탄화 과정을 수행하다.
예를 들어, CMP를 이용할 경우, 먼저 시간 연마(time polishing)를 수행하여 글로벌(global) 평탄화를 구현할 수 있다. 이러한 경우, 시간 연마는 일정 두께만큼만 CMP되어 제거되도록 설정한 후, 시간 연마 후에 글로벌 연마된 절연층을 게이트 패턴(410) 상의 하드 마스크(430)가 노출되도록 추가 식각할 수 있다. 이러한 추가 식각은 하드 마스크(430)를 식각 종료점으로 이용하는, 바람직하게 플라즈마(plasma)를 이용하는 건식 식각으로 수행될 수 있다. 또한, 화학액(chemical)을 이용하는 습식 식각으로 수행될 수 있다.
또는, 하드 마스크(430)를 이루는 실리콘 질화물층을 연마 종료점으로 이용하여 하드 마스크(430)가 노출되도록 연마할 수 있다. 이러한 경우에 최종 연마되는 절연층(600)의 표면 높이는 하드 마스크(430) 보다 낮아 스페이서(451)의 상측 어깨(top shoulder) 부위가 노출되도록 하는 것이 바람직하다.
한편, 에치 백을 이용할 경우, 하드 마스크(430)를 식각 종료점으로 이용할 수 있다. 이때, 하드 마스크(430)를 구성하는 실리콘 질화물층과는 식각 선택비를 구현할 수 있는 식각 과정이 요구된다.
도 2f를 참조하면, 하드 마스크(430)를 선택적으로 제거한다. 하드 마스크(430)는 바람직하게 실리콘 질화물로 구성되며, 스페이서(451) 또한 바람직하게 실리콘 질화물로 구성되고 있으므로, 하드 마스크(430)의 선택적인 제거에서 스페이서(451)의 노출되는 상측 어깨 부위 또한 일부 식각되어 스페이서(451)의 높 이가 낮아지게 된다. 즉, 스페이서(451)의 높이는 평탄화된 절연층(600)의 높이와 대등하거나 비슷한 수준으로 낮아지게 된다.
이러한 하드 마스크(430)의 선택적인 제거 등은 습식 식각으로, 예컨대, 핫(hot) 인산 등을 포함하는 식각액을 이용하는 습식 식각으로 수행되는 것이 바람직하다. 게이트 패턴(410)을 포함하는 본 발명의 게이트 스택 구조가 완성되면, 게이트 산화막(300)이 이러한 습식 식각에 노출되지 않고 보호되기 때문에, 이러한 습식 식각을 수행하더라도, 게이트 산화막(300)이 손상되지 않고 보호될 수 있다.
한편, 하드 마스크(430)의 선택적인 제거 등은 화학적 건식 식각(CDE: Chemical Dry Etch)을 이용하여 수행될 수도 있다. 이러한 경우, 사불화 탄소(CF4) 가스, 육불화 황(SF6) 가스 또는 삼불화 질소(NF3) 가스 등과 같은 불소(F) 계열 가스와 산소 가스(O2), 질소 가스(N2), 아르곤 가스(Ar) 또는/ 및 헬륨(He) 등의 첨가 가스의 조합을 이용하면, 실리콘 질화물과 실리콘 산화물의 선택비를 수십 대 일 이상까지 얻을 수 있어, 절연층(600) 등의 두께 제어에 용이한 이점이 있다.
도 2g를 참조하면, 하드 마스크(430)의 선택적인 제거에 의해서 노출되는 제1 버퍼층(420)을 선택적으로 제거한다. 이러한 제1 버퍼층(420)의 선택적인 제거는 불산(HF)을 순수에 희석한 식각액을 사용하는 습식 식각으로 수행될 수 있다. 또는, 사불화 탄소(CF4) 가스, 육불화 황(SF6) 가스 또는 삼불화 질소(NF3
) 가스 등과 같은 불소(F) 계열 가스와 산소 가스(O2), 질소 가스(N2), 아르곤 가스(Ar) 또는/ 및 헬륨(He) 등의 첨가 가스의 조합을 이용하여 이용한 CDE로 수행될 수 있다. 이러한 경우, 실리콘 질화물과 실리콘 산화물의 선택비를 일 대 수 내지 수십으로 조절하는 것이 바람직하다.
이러한 제1 버퍼층(420)의 선택적 제거 과정에 제2 버퍼층(441) 부분 또한 식각되게 된다. 이는 제1 버퍼층(420) 및 제2 버퍼층(441)이 바람직하게 실리콘 산화물로 형성되는 데 기인한다. 이에 따라, 식각 정도를 조절하면, 게이트(410)의 상측 표면뿐만 아니라 게이트(410)의 상측 측면 일부도 노출되게 된다. 즉, 제2 버퍼층(441)이 제거됨에 따라, 게이트(410)의 상측 측면 일부를 노출하는 홈(700)이 스페이서(451)와 게이트(410) 사이에 형성되게 된다.
도 2h를 참조하면, 노출된 게이트(410) 표면 상에 금속층(800)을 형성한다. 이러한 금속층(800)은 실리콘, 바람직하게 폴리 실리콘과 실리사이드화 반응을 수행하여 금속 실리사이드층을 구현하기 위해서 도입된다. 이때, 금속층(800)은 게이트(410)의 상측 표면 뿐만 아니라, 홈(700)을 채움에 따라 게이트(410)의 노출된 상측 측면 부분과도 접촉하게 형성된다.
이때, 금속층(800)은 티타늄(Ti), 질화 티타늄(TiN), 코발트(Co), 니켈(Ni), 배금(Pt) 또는 텅스텐(W) 등의 다양한 금속 물질로 형성될 수 있다. 즉, 금속층(800)은 실리사이드물을 형성할 수 있는 금속 물질이면 가능하다. 따라서, 공정의 선택 폭이 더 넓어질 수 있다. 그 이유는 형성된 게이트(410)에 절연층(600)을 형성한 후 금속층(800)을 증착함으로써 실리사이드화를 수행함에 따라, 게이트 산화막(300)이나 다른 반도체 기판(100)의 활성 영역에 손상(damage)을 주지 않고 실리사이드화를 수행하는 것이 가능하기 때문이다.
도 2i를 참조하면, 금속층(800)을 열처리하여 게이트(410) 상에 게이트(410)의 상측 표면뿐만 아니라 게이트(410)의 상측 측면에까지 연장되는 실리사이드층(810)을 형성한다. 이때, 실리사이드화는 자기 정렬 실리사이드(self aligned silicide: salicide) 과정으로 수행되며, 실리사이드화 되지 않는 나머지 금속층은 선택적으로 제거된다.
금속층(800)은 홈(700)을 채우고 있어 게이트(410)의 상측 측면과도 접촉하고 있다. 이에 따라, 실리사이드화를 위한 열처리에 의해서 게이트(410)의 상측 측면에까지 연장된 실리사이드층(810)이 형성된다. 이에 따라, 게이트(410)와 실리사이드층(810)의 전체 형상은 "T" 자 형상을 구현하게 된다.
이와 같이 실리사이드층(810)이 충분한 두께 및 면적에 걸쳐 구현됨에 따라, 폴리 실리콘의 게이트(410)의 라인 저항을 개선할 수 있다. 이에 따라, 소자의 전기적 특성이 개선될 수 있다. 미세 패턴 기술이 발전함에 따라 실리사이드 형성 시 활성 영역과 게이트 간의 단락(short)이 발생하여 소자의 동작을 저해하는 것을 근원적으로 해결할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 게이트의 상측(top) 부위에 선택적으로 실리사이 드층을 형성하므로, 활성 영역에 손상이 발생되는 것을 근원적으로 방지할 수 있다. 또한, 습식 식각에 의한 게이트 산화막의 손상이 발생되는 것을 근원적으로 방지할 수 있다.
실리사이드층 형성에 이용되는 금속층을 다양한 금속 물질로 구현할 수 있다. 이에 따라, 공정의 선택 폭이 보다 넓어질 수 있다. 게이트 상측의 표면뿐만 아니라 게이트의 상측 측면에까지 실리사이드층이 연장됨에 따라, 즉, 게이트와 실리사이드층이 "T" 형상을 구현함에 따라, 게이트 라인의 저항을 개선하여 소자의 전기적 특성을 개선시킬 수 있다.
Claims (10)
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- 반도체 기판 상에 게이트 산화막, 게이트층, 제1 버퍼층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 층들을 순차적으로 패터닝하여 하드 마스크, 제1 버퍼층, 게이트 및 게이트 산화막의 스택(stack)을 형성하는 단계;상기 스택을 덮는 제2 버퍼층 및 스페이서층을 순차적으로 형성하는 단계;상기 스페이서층을 상기 제2 버퍼층이 노출되게 이방성 식각하여 상기 스택의 측면에 스페이서를 형성하는 단계;상기 스페이서 및 상기 스택을 덮는 절연층을 형성하는 단계;상기 절연층을 적어도 상기 하드 마스크가 노출되게 평탄화하는 단계;상기 노출된 하드 마스크를 제거하는 단계;상기 하드 마스크의 제거에 의해 노출되는 제1 버퍼층 및 제2 버퍼층의 일부를 선택적으로 제거하여 상기 게이트와 상기 스페이서의 계면 부위에 상기 게이트의 상측 측면 부위를 노출하는 단계;상기 게이트의 노출된 면에 접촉하는 금속층을 상기 절연층 상에 형성하는 단계; 및상기 금속층을 자기 정렬 실리사이드화 하여 상기 게이트 상에 상기 게이트의 상면 및 상기 게이트의 상측 측면의 노출된 부위에까지 연장되는 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 구조 제조 방법.
- 제 7항에 있어서,상기 제1 및 제2 버퍼층은 실리콘 산화물층으로 형성되고, 상기 하드 마스크층 및 스페이서층은 실리콘 질화물층으로 형성되는 것을 특징으로 하는 트랜지스터의 게이트 구조 제조 방법.
- 제 7항에 있어서,상기 절연층의 평탄화는 상기 절연층의 표면 높이가 상기 하드 마스크의 표면 높이보다 낮아지도록 수행되는 것을 특징으로 하는 트랜지스터의 게이트 구조 제조 방법.
- 제 9항에 있어서,상기 평탄화는 화학 기계적 연마에 의한 시간 연마, 상기 하드 마스크를 연마 종료로 이용하는 화학 기계적 연마 또는 상기 하드 마스크를 식각 종료로 이용하는 에치 백(etch back)으로 수행되는 것을 특징으로 하는 트랜지스터의 게이트 구조 제조 방법.
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