KR100320446B1 - 반도체 소자의 실리사이드 형성방법 - Google Patents

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Abstract

본 발명은 게이트 저항의 증가 및 웨이퍼의 요동(Fluctuation)을 방지하도록 한 반도체 소자의 실리사이드 형성방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 표면에 산화막을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극과 측벽 스페이서 사이의 양측면의 산화막을 선택적으로 제거하는 단계와, 상기 노출된 게이트 전극 및 반도체 기판의 표면에 티타늄 실리사이드를 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 실리사이드 형성방법{Method for Forming Silicide of Semiconductor Device}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 게이트 저항을 줄이는데 적당한 반도체 소자의 실리사이드 형성방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 실리사이드 형성방법을 설명하면 다음과 같다.
종래 기술의 반도체 소자의 실리사이드 형성방법은 R. W. Mann, G. L. Miles, T. A. Knotts, D. W. Rakowski, L. A. Clevenger, J. M. Harper, F. M. D'Heure, and C. Cabral, Jr., 'Reduction of the C54-TiSi2 phase transformation temperature using refractory metal ion implantation,' Appl. Phys. Lett., vol.67, No.25, p3729, 18Dec. 1995.
즉, 도 1a 내지 도 1b는 종래의 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12) 및 게이트 전극용 폴리 실리콘을 형성하고, 사진석판술 및 식각공정으로 상기 폴리 실리콘 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13)을 형성한다.
이어, 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 전극(13)의 양측면에 측벽 스페이서(14)를 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(13) 및 측벽 스페이서(14)를 포함한 반도체 기판(11)의 전면에 티타늄(Ti)을 형성한 후 열처리하여 게이트 전극(13)과 반도체 기판(11)의 계면에 티타늄 실리사이드(Ti silicide)(15)를 형성한다.
이어, 상기 게이트 전극(13) 및 반도체 기판(11)과 반응하지 않는 티타늄을 제거한다.
한편, 상기 티타늄 실리사이드(15)는 도면에는 도시하지 않았지만 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역을 형성한 후 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 실리사이드 형성방법은 다음과 같은 문제점이 있었다.
즉, 게이트상에 티타늄 실리사이드를 형성할 때 게이트 폭이 감소함에 따라 게이트 에지(Edge)에서의 2-D 효과(2-Dimensional effect)로 인하여 실리사이드가 컨케이브(concave)한 모양으로 형성되어 폭이 감소됨에 따라서 저항의 급격한 증가와 웨이퍼상에서 요동(fluctuation)을 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 게이트 저항의 증가 및 웨이퍼의 요동을 방지하도록 한 반도체 소자의 실리사이드 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래의 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극 24 : 산화막
25 : 측벽 스페이서 26 : 티타늄 실리사이드
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 실리사이드 형성방법은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 표면에 산화막을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극과 측벽 스페이서 사이의 양측면의 산화막을 선택적으로 제거하는 단계와, 상기 노출된 게이트 전극 및 반도체 기판의 표면에 티타늄 실리사이드를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 실리사이드 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 실리사이드 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22) 및 게이트 전극용 폴리 실리콘을 형성하고, 사진석판술 및 식각공정으로 상기 폴리 실리콘 및 게이트 절연막(22)을 선택적으로 제거하여 게이트 전극(23)을 형성한다.
이어, 상기 게이트 전극(23)에 재산화(Re-oxidation)공정을 실시하여 게이트 전극(23)의 표면에 약 10~30nm 두께를 갖는 산화막(24)을 형성한다.
도 2b에 도시한 바와 같이, 상기 산화막(24)을 포함한 반도체 기판(21)의 전면에 질화막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(23)의 양측면에 측벽 스페이서(25)를 형성한다.
도 2c에 도시한 바와 같이, 상기 측벽 스페이서(25) 및 게이트 전극(23)을 마스크로 이용하여 상기 게이트 전극(23)과 측벽 스페이서(25) 사이의 산화막(24)을 습식식각으로 선택적으로 제거한다.
여기서 상기 산화막(24)의 식각량은 티타늄 갭 필(titanium gap fill)을 고려하여 표면으로부터 10~50nm로 조정하여 식각한다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 티타늄을 형성한 후, 열처리 공정을 실시하여 상기 게이트 전극(23)과 반도체 기판(21)의 표면에 티타늄 실리사이드(26)를 형성한다.
이어, 상기 게이트 전극(23) 및 반도체 기판(21)과 반응하지 않는 티타늄을 선택적으로 제거한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 실리사이드 형성방법에 있어서 게이트 측벽의 산화막을 일부 제거한 후 티타늄을 형성하고 열처리하여 티타늄 실리사이드를 형성함으로써 게이트 에지의 2D-효과를 제거하여 컨케이브 형태의 티타늄 실리사이드를 방지하여 저항 및 파동을 줄일 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극에 재산화 공정을 실시하여 상기 게이트 전극의 표면에 산화막을 형성하는 단계;
    상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;
    상기 게이트 전극과 측벽 스페이서 사이의 양측면의 산화막을 선택적으로 제거하는 단계;
    상기 노출된 게이트 전극 및 반도체 기판의 표면에 티타늄 실리사이드를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  2. 제 1 항에 있어서, 상기 산화막은 습식식각을 이용하여 선택적으로 제거하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  3. 제 1 항에 있어서, 상기 산화막의 식각량은 티타늄 갭 필을 고려하여 표면으로부터 약 10~50nm로 조정하여 식각하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
  4. 제 1 항에 있어서, 상기 산화막은 약 10~30nm 두께로 형성하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
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