JPH10261722A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10261722A JP10066577A JP6657798A JPH10261722A JP H10261722 A JPH10261722 A JP H10261722A JP 10066577 A JP10066577 A JP 10066577A JP 6657798 A JP6657798 A JP 6657798A JP H10261722 A JPH10261722 A JP H10261722A
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Abstract

(57)【要約】 【課題】 サリサイド工程時に保護誘電膜を使用しない
ようにした半導体装置の製造方法を提供する。 【解決手段】 ゲート電極を形成させた基板にシリサイ
ドにするための金属層を形成させてからフォトレジスト
を堆積し、そのフォトレジストを選択的にエッチングし
てシリサイドを形成させない領域の金属層を除去して熱
処理を施してシリサイドを形成させるようにしたことを
特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にサリサイド構造形成工程時に保護誘電膜の使用
を排除して、保護誘電膜による接触抵抗の増加及びフィ
ールド酸化膜の損失を防止することができるようにした
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】以下、従来の技術の半導体装置の製造方
法を図１により説明する。まず、図１ａに示すように、
選択酸化膜形成方法（ＬＯＣＯＳ）を用いて半導体基板
１１の表面にフィールド酸化膜１２を形成する。フィー
ルド酸化膜１２により区画されたアクティブ領域上にバ
ッファ酸化膜１３を成長させて、フィールド酸化膜１２
を含む半導体基板１１の全面にポリシリコン層を形成す
る。そして、ポリシリコン層上にフォトレジスト（図示
せず）を塗布した後、露光及び現像工程によりフォトレ
ジストをパターニングする。次いで、パターニングされ
たフォトレジストをマスクに用いたエッチング工程を施
してその下部のポリシリコン層を選択的に除去してゲー
ト電極１４を形成する。そのゲート電極１４を含む半導
体基板１１の全面に絶縁層を形成してエッチバックして
ゲート電極１４の両側面に側壁１５を形成する。この
後、ゲート電極１４を含む半導体基板１１の全面に高温
低圧誘電体膜（ＨＬＤ：High-temperature Low-pressur
e Dielectric）１６を堆積する。そして、シリサイドを
形成しようとする領域の高温低圧誘電体膜１６をエッチ
ング工程で選択的に除去してゲート電極１４及び半導体
基板１１を露出させる。
【０００３】次いで、図１ｂに示すように、露出された
ゲート電極１４及び半導体基板１１の表面を含む基板全
面にシリサイド形成のためのチタニウムＴｉ１７層を形
成する。チタニウムＴｉ１７層を形成させて熱処理を施
すと、図１ｃに示すように、ゲート電極１４の表面と半
導体基板１１のゲート電極１４の両側の表面にシリサイ
ド１７ａが形成される。側壁１５の表面及び高温低圧誘
電体膜１６の表面にはシリサイドが形成されない。この
ようにして半導体基板１１の表面に形成されたシリサイ
ドはソース及びドレイン電極として使われる。
【０００４】シリサイドは金属がシリコンと反応して形
成されるので、シリコンを含有している半導体基板１１
及びゲート電極１４は、上記のように、それらとチタニ
ウム層１７との境界部にはシリサイドが形成されるが、
それ以外ではシリサイドが形成されない。その、シリサ
イドが形成されなかったチタニウム層１７を除去して一
部にサリサイド構造を有する半導体装置の製造工程が完
了する。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
装置の製造方法は、上記のように、サリサイド構造とす
る領域とそうでない領域とを分けるために高温低圧誘電
体膜を使用するが、この高温低圧誘電体膜は、エッチン
グ時にフィールド酸化膜を損傷することがあるため、接
合漏洩電流が増加し、素子隔離特性が低下することがあ
る。また、シリサイドを形成しようとする領域の高温低
圧誘電体膜を除去した後にシリサイドを形成しても、高
温低圧誘電体膜のエッチングに使用するＯ2 によってシ
リサイド化が抑制されるため、接触抵抗及び面抵抗が増
加する。さらに、シリサイドが形成された領域と、高温
低圧誘電体膜の形成された領域との段差がひどく、その
後の工程での平坦性が低下する。
【０００６】シリサイドを形成させる際に必要であると
されてきた高温低圧誘電膜を使用することは、上記のよ
うに様々な問題がある。したがって、それを使用せずに
シリサイドを形成させることが望ましいが、従来その方
法が知られていなかった。本発明は、それを実現しよう
とするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置の製造方法は、ゲート電極を形
成させた基板にシリサイドにするための金属層を形成さ
せてからフォトレジストを堆積し、そのフォトレジスト
を選択的にエッチングしてシリサイドを形成させない領
域の金属層を除去して熱処理を施してシリサイドを形成
させるようにしたことを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明実施形態の半導体装
置の製造方法を添付図面に基づき詳細に説明する。図
２、３は本実施形態の半導体装置の製造方法を説明する
ための工程断面図である。まず、図２ａに示すように、
半導体基板２１の表面内に複数のフィールド酸化膜２２
を形成してアクティブ領域を区画する。そして、アクテ
ィブ領域の半導体基板２１上に第１絶縁膜としてバッフ
ァ酸化膜２３を形成する。次いで、フィールド酸化膜２
２及び半導体基板２１を含む全面にポリシリコン層を形
成する。ポリシリコン層上にフォトレジスト（図示せ
ず）を塗布した後、露光及び現像工程でパターニングす
る。そのパターニングされたフォトレジストをマスクに
用いたエッチング工程でポリシリコン層を選択的に除去
して複数のゲート電極２４を形成する。次に、形成させ
たゲート電極２４を含む半導体基板２１の全面に第２絶
縁膜を堆積する。その第２絶縁膜をエッチバックしてゲ
ート電極２４の両側面に側壁２５を形成する。ゲート電
極２４を含む半導体基板２１の全面にシリサイドを形成
するための金属層としてチタニウム２６を堆積する。こ
こで、チタニウム２６の代わりに、コバルトＣｏ或いは
タングステンＷのうちいずれか１つを使用することが可
能である。
【０００９】次いで、図２ｂに示すように、半導体基板
２１の全面にフォトレジスト２７を塗布する。フォトレ
ジスト２７を露光及び現像工程でパターニングしてシリ
サイドを形成しようとする領域をマスキングする。言い
換えれば、シリサイドを形成しようとする領域のフォト
レジスト２７はそのまま残し、その以外の領域のフォト
レジストは除去する。次いで、図２ｃに示すように、フ
ォトレジスト２７の除去された領域のチタニウム２６を
エッチングして除去する。このチタニウム２６は湿式エ
ッチング又は乾式エッチングが可能である。本実施形態
ではＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏのエッチング液を利用し
た湿式エッチングである。
【００１０】次に、図３ｄに示すように、残ったフォト
レジスト２７を除去した後、１次熱処理を施してゲート
電極２４の表面と半導体基板２１のゲート電極２４の両
側の表面にシリサイド２６ａを形成する。この半導体基
板２１の表面に形成されたシリサイドは従来同様ソース
及びドレイン電極として使用される。次いで、図３ｅに
示すように、シリサイド２６ａとならなかったチタニウ
ム２６を除去した後、２次熱処理を行って本実施形態の
半導体装置の製造工程が完了する。
【００１１】
【発明の効果】上述したように、本発明の半導体装置の
製造方法は、先に金属層を形成させてからフォトレジス
トを堆積し、そのフォトレジストを選択的にエッチング
してシリサイドを形成させない領域、すなわちサリサイ
ド構造としない領域の金属層を除去してから熱処理を施
してシリサイドを形成させるようにしたので、従来のよ
うに高温低圧誘電体膜を使用しないでもシリサイドを必
要な箇所に形成させることができるようになった。上記
のように、本発明では高温低圧誘電体膜エッチング工程
が不要となるのでフィールド酸化膜の損失を防止するこ
とができて、素子隔離特性の向上を図ることができると
ともに、接合漏洩電流を防止することができる。同様
に、高温低圧誘電体膜のエッチング工程が不要となるの
で、シリサイド化を抑制する要素を使用しないので、信
頼性あるシリサイドを形成することができる。さらに、
高温低圧誘電体膜を使用しないため、シリサイドが形成
された領域とその以外の領域との段差が生じない。
【図面の簡単な説明】
【図１】 従来の半導体装置の製造方法を示す工程断面
図。
【図２】 本発明実施形態の半導体装置の製造方法を示
す工程断面図。
【図３】 本発明実施形態の半導体装置の製造方法を示
す工程断面図。
【符号の説明】
２１ 半導体基板 ２２ フィールド酸化膜 ２４ ゲート電極 ２５ 側壁 ２６ チタニウム ２６ａ シリサイド層 ２７ フォトレジスト

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 必要な箇所にシリサイドを形成させる半
    導体装置の製造方法おいて、 複数のフィールド酸化膜で区画された半導体基板のアク
    ティブ領域に側壁を有する複数のゲート電極を形成する
    工程と、 前記ゲート電極を含む全面に金属層を堆積する工程と、 前記半導体基板のシリサイドを形成させない領域の金属
    層を除去する工程と、熱処理を施してシリサイドを形成
    べき領域のゲート電極及び半導体基板の表面にシリサイ
    ドを形成する工程と、を有することを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 前記金属層はチタニウムであることを特
    徴とする請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記不必要なチタニウムを除去した後、
    再度熱処理を施す工程を更に含むことを特徴とする請求
    項２に記載の半導体装置の製造方法。
  4. 【請求項４】 ゲート電極を含む全面にフォトレジスト
    を塗布して、それを露光及び現像工程で選択的に除去し
    て、シリサイドを形成させない箇所のフォトレジストを
    除去する工程と、を更に含むことを特徴とする請求項１
    に記載の半導体装置の製造方法。
  5. 【請求項５】 前記金属層を除去する工程は、ＮＨ4Ｏ
    Ｈ：Ｈ2Ｏ2：Ｈ2Ｏのエッチング液を用いた湿式エッチ
    ングで行われることを特徴とする請求項１に記載の半導
    体装置の製造方法。
  6. 【請求項６】 チタニウムの代わりに、コバルト或いは
    タングステンを使用することを特徴とする請求項２に記
    載の半導体装置の製造方法。
JP10066577A 1997-03-17 1998-03-17 半導体装置の製造方法 Pending JPH10261722A (ja)

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