KR100226733B1 - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

Info

Publication number
KR100226733B1
KR100226733B1 KR1019970008973A KR19970008973A KR100226733B1 KR 100226733 B1 KR100226733 B1 KR 100226733B1 KR 1019970008973 A KR1019970008973 A KR 1019970008973A KR 19970008973 A KR19970008973 A KR 19970008973A KR 100226733 B1 KR100226733 B1 KR 100226733B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor substrate
silicide
gate electrode
forming
Prior art date
Application number
KR1019970008973A
Other languages
English (en)
Other versions
KR19980073610A (ko
Inventor
정종완
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019970008973A priority Critical patent/KR100226733B1/ko
Priority to US08/964,913 priority patent/US5985744A/en
Priority to JP10066577A priority patent/JPH10261722A/ja
Publication of KR19980073610A publication Critical patent/KR19980073610A/ko
Application granted granted Critical
Publication of KR100226733B1 publication Critical patent/KR100226733B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 별도의 고온저압유전체막을 사용하지 않고 실리사이드를 형성하여 필드산화막의 손실 및 접합 누설전류를 방지하고 실리사이드의 접촉저항 및 면저항을 최소화 하는데 적당한 반도체소자 제조방법을 제공하기 위한 것으로서 복수개의 필드산화막이 형성된 반도체기판의 액티브영역상에 사이드-월을 갖는 복수개의 게이트전극을 형성하는 공정과, 상기 게이트전극을 포함한 전면에 금속층을 증착하는 공정과, 상기 반도체기판을 제 1 영역과 제 2 영역으로 구분하여 제 2 영역의 금속층을 제거하는 공정과, 열처리를 통해 제 1 영역의 게이트전극 및 반도체기판의 표면에 실리사이드를 형성하는 공정을 포함하여 이루어진다.

Description

반도체소자 제조방법
본 발명은 반도체소자에 관한 것으로 특히, 살리사이드(Salicide)공정시 보호유전체막 사용을 배제하여 보호유전체막으로 인한 접촉저항의 증가 및 필드산화막의 손실등을 방지하는데 적당한 반도체소자 제조방법에 관한 것이다.
이하, 종래기술에 따른 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래기술에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 선택산화막 형성방법(즉, LOCOS방법)을 이용하여 반도체기판(11)의 표면에 복수개의 필드산화막(12)을 형성한다.
필드산화막(12)에 의해 정의된 액티브영역상에 버퍼산화막(13)을 성장시킨 후 필드산화막(12)을 포함한 반도체기판(11)전면에 폴리실리콘층을 형성한다.
그리고 상기 폴리실리콘층상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정을 통해 포토레지스트를 패터닝한다.
이어, 패터닝된 포토레지스트를 마스크로 이용한 식각공정을 통해 그 하부의 폴리실리콘층을 선택적으로 제거하여 게이트전극(14)를 형성한다.
그리고 상기 게이트전극(14)을 포함한 반도체기판(11)전면에 절연층을 형성한다.
상기 절연층을 에치백하여 게이트전극(14)의 양측면에 사이드-월(15)을 형성한다.
이후 상기 게이트전극(14)을 포함한 반도체기판(11)전면에 고온저압유전체막(HLD : High-temperature Low-pressure Dielectric)(16)을 증착한다.
그리고 실리사이드를 형성하고자 하는 영역의 고온저압유전체막(16)을 식각공정을 통해 선택적으로 제거하여 게이트전극(14) 및 반도체기판(11)을 노출시킨다.
이어서, 도 1b에 도시한 바와같이 노출된 게이트전극(14) 및 반도체기판(11)의 표면을 포함한 전면에 실리사이드 형성을 위한 티타늄(Ti)(17)층을 형성한다.
그리고 열처리를 실시하면 도 1c에 도시한 바와같이 게이트전극(14)의 표면 및 상기 게이트전극(14)양측의 반도체기판(11)의 표면에 실리사이드(17a)가 형성된다.
이때 사이드-월(15)의 표면 및 고온저압유전체막(16)의 표면에는 실시사이드가 형성되지 않는다.
그리고 상기 게이트전극(14)양측의 반도체기판(11)의 표면에 형성된 실리사이드는 소오스 및 드레인전극으로 사용된다.
이어, 도 1d에 도시한 바와같이 실리사이드가 형성되지 않는 티타늄층(17)만을 제거하면 종래 반도체소자의 제조공정이 완료된다.
여기서, 상기 반도체기판(11) 및 게이트전극(14)은 실리콘을 함유하고 있으므로 그들과 티타늄층(17)이 접하는 계면에는 실리사이드가 형성되지만 그 이외에는 실리사이드가 형성되지 않는다.
그러나 상기와 같은 종래 반도체소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 고온저압유전체막의 식각시 필드산화막의 손실을 초래하여 접합 누설전류가 증가하고 소자격리특성이 저하된다.
둘째, 실리사이드를 형성하고자 하는 영역의 고온저압유전체막을 제거한 후 실리사이드를 형성하더라도 고온저압유전체막의 식각시 O2에 의해 실리사이드화가 억제되므로 접촉저항 및 면저항이 증가된다.
셋째, 실리사이드가 형성된 영역과 고온저압유전체막이 형성된 영역과의 단차가 심해져 후공정을 거치는 동안 평탄도가 저하된다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서 고온저압유전체막을 사용하지 않으므로 그로인한 접촉저항 및 면저항이 증가를 방지하고 필드산화막의 손실을 방지하여 소자격리 특성을 향상시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 반도체소자 제조방법을 나타낸 공정단면도
도 2a 내지 2e는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판22 : 필드산화막
23 : 게이트절연막24 : 게이트전극
25 : 사이드-월(Side-wall)26 : 티타늄
26a : 실리사이드층27 : 포토레지스트
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 복수개의 필드산화막이 형성된 반도체기판의 액티브영역상에 사이드-월을 갖는 복수개의 게이트전극을 형성하는 공정과, 상기 게이트전극을 포함한 전면에 금속층을 증착하는 공정과, 상기 반도체기판을 제 1 영역과 제 2 영역으로 구분하여 제 2 영역의 금속층을 제거하는 공정과, 열처리를 통해 제 1 영역의 게이트전극 및 반도체기판의 표면에 실리사이드를 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 2e는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 반도체기판(21)표면내에 복수개의 필드산화막(22)을 형성하여 액티브영역을 정의한다.
그리고 액티브영역의 반도체기판(21)상에 제 1 절연막으로서 버퍼산화막(23)을 형성한다.
이어서, 필드산화막(22) 및 반도체기판(21)을 포함한 전면에 폴리실리콘층을 형성한다.
상기 폴리실리콘층상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다.
그리고 패터닝된 포토레지스트를 마스크로 이용한 식각공정을 통해 상기 폴리실리콘층을 선택적으로 제거하여 복수개의 게이트전극(24)들을 형성한다.
다음, 상기 게이트전극(24)을 포함한 반도체기판(21)전면에 제 2 절연막을 증착한다.
그리고 제 2 절연막을 에치백(etchback)하여 게이트전극(24)의 양측면에 사이드-월(side-wall)(25)을 형성한다.
이후, 상기 게이트전극(24)을 포함한 반도체기판(21)전면에 실리사이드를 형성하기 위한 금속층으로서 티타늄(26)을 증착한다.
여기서, 상기 티타늄(26)대신에 코발트(Co) 또는 텅스텐(W)중 어느하나를 사용하는 공정이 가능하다.
이어서, 도 2b에 도시한 바와같이 반도체기판(21)전면에 포토레지스트(27)를 도포한다.
상기 포토레지스트(27)를 노광 및 현상공정을 통해 패터닝하여 실리사이드를 형성하고자 하는 영역을 마스킹한다.
다시말해서 실리사이드를 형성하고자 하는 영역의 포토레지스트(27)는 그대로 남겨두고 그 이외 영역의 포토레지스트는 제거한다.
이어, 도 2c에 도시한 바와같이 포토레지스트(27)가 제거된 영역의 티타늄(26)을 식각하여 제거한다.
이때 상기 티타늄(26)은 습식식각 또는 건식식각이 모두 가능하다.
본 발명에서는 NH4OH:H2O2:H2O의 에쳔트를 이용하여 습식식각한다.
다음, 도 2d에 도시한 바와같이 잔존하는 포토레지스트(27)를 제거한 후 1차열처리를 실시하여 게이트전극(24)의 표면과 상기 게이트전극(24)양측의 반도체기판(21)표면에 실리사이드(26a)를 형성한다.
여기서 상기 게이트전극(24)양측의 반도체기판(21)표면에 형성된 실리사이드는 소오스 및 드레인전극으로 사용된다.
이어, 도 2e에 도시한 바와같이 실리사이드(26a)가 형성되지 않은 티타늄(26)만을 제거한 후 2차열처리하면 본 발명의 반도체소자 제조공정이 완료된다.
이상 상술한 바와같이 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.
첫째, 고온저압유전체막을 사용하지 않으므로 식각공정이 필요치않아 필드산화막의 손실을 방지하므로 소자격리특성을 향상시키고 아울러 접합 누설전류를 방지한다.
둘째, 실리사이드화를 억제하는 요소를 제거하므로 신뢰성있는 실리사이들를 형성할 수 있다.
셋째, 고온저압유전체막을 사용하지 않으므로 실리사이드가 형성된 영역과 그 이외의 영역과의 단차가 발생되지 않는다.

Claims (8)

  1. 복수개의 필드산화막이 형성된 반도체기판의 액티브영역상에 사이드-월을 갖는 복수개의 게이트전극을 형성하는 공정과,
    상기 게이트전극을 포함한 전면에 금속층을 증착하는 공정과,
    상기 반도체기판을 제 1 영역과 제 2 영역으로 구분하여 제 2 영역의 금속층을 제거하는 공정과,
    열처리를 통해 제 1 영역의 게이트전극 및 반도체기판의 표면에 실리사이드를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 금속층은 티타늄인것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 실리사이드를 형성한 후 실리사이드가 되지 않은 금속층을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 3 항에 있어서,
    상기 불필요한 티타늄을 제거한 후 다시 열처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 영역과 제 2 영역의 구분은 상기 게이트전극을 포함한 전면에 포토레지스트를 도포하는 공정과,
    상기 노광 및 현상공정을 통해 포토레지스트를 선택적으로 제거하여 상기 포토레지스트가 남아있는 부분을 제 1 영역으로 하고 포토레지스트가 제거된 부분을 제 2 영역으로 구분하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서,
    상기 금속층을 제거하는 공정은 NH4OH:H2O2:H2O의 에쳔트를 이용한 습식식각으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 2 항에 있어서,
    티타늄 대신에 코발트 또는 텅스텐을 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트전극을 형성하는 공정은 반도체기판상에 필드산화막을 형성하는 공정과,
    필드산화막에 의해 정의된 액티브영역의 반도체기판상에 버퍼산화막을 형성한 후 전면에 폴리실리콘층을 형성하는 공정과,
    폴리실리콘층을 선택적으로 제거하여 게이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
KR1019970008973A 1997-03-17 1997-03-17 반도체소자 제조방법 KR100226733B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970008973A KR100226733B1 (ko) 1997-03-17 1997-03-17 반도체소자 제조방법
US08/964,913 US5985744A (en) 1997-03-17 1997-11-05 Forming a silicide in predetermined areas of a semiconductor device
JP10066577A JPH10261722A (ja) 1997-03-17 1998-03-17 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970008973A KR100226733B1 (ko) 1997-03-17 1997-03-17 반도체소자 제조방법

Publications (2)

Publication Number Publication Date
KR19980073610A KR19980073610A (ko) 1998-11-05
KR100226733B1 true KR100226733B1 (ko) 1999-10-15

Family

ID=19499917

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970008973A KR100226733B1 (ko) 1997-03-17 1997-03-17 반도체소자 제조방법

Country Status (3)

Country Link
US (1) US5985744A (ko)
JP (1) JPH10261722A (ko)
KR (1) KR100226733B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676198B1 (ko) * 2000-10-04 2007-01-30 삼성전자주식회사 살리사이드층 존재영역에서의 아이솔레이션 필드 리세스를저감하는 반도체소자 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100492155B1 (ko) * 2002-08-08 2005-06-01 삼성전자주식회사 반도체 소자의 실리사이드막 형성방법
CN101517730B (zh) * 2006-09-29 2011-06-29 Nxp股份有限公司 在晶片上的硅化物形成

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4478679A (en) * 1983-11-30 1984-10-23 Storage Technology Partners Self-aligning process for placing a barrier metal over the source and drain regions of MOS semiconductors
US4563805A (en) * 1984-03-08 1986-01-14 Standard Telephones And Cables, Plc Manufacture of MOSFET with metal silicide contact
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
DE69132695T2 (de) * 1990-05-11 2002-06-13 Koninkl Philips Electronics Nv CMOS-Verfahren mit Verwendung von zeitweilig angebrachten Siliciumnitrid-Spacern zum Herstellen von Transistoren (LDD) mit leicht dotiertem Drain
US5589417A (en) * 1993-01-12 1996-12-31 Texas Instruments, Incorporated TiSi2 /TiN clad interconnect technology
US5338702A (en) * 1993-01-27 1994-08-16 International Business Machines Corporation Method for fabricating tungsten local interconnections in high density CMOS
US5635426A (en) * 1993-08-26 1997-06-03 Fujitsu Limited Method of making a semiconductor device having a silicide local interconnect
US5736421A (en) * 1993-11-29 1998-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and associated fabrication method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676198B1 (ko) * 2000-10-04 2007-01-30 삼성전자주식회사 살리사이드층 존재영역에서의 아이솔레이션 필드 리세스를저감하는 반도체소자 제조방법

Also Published As

Publication number Publication date
JPH10261722A (ja) 1998-09-29
US5985744A (en) 1999-11-16
KR19980073610A (ko) 1998-11-05

Similar Documents

Publication Publication Date Title
KR100226733B1 (ko) 반도체소자 제조방법
KR100280525B1 (ko) 반도체소자의 제조방법
KR100215871B1 (ko) 반도체 소자의 제조방법
KR100321758B1 (ko) 반도체소자의제조방법
KR100311502B1 (ko) 반도체 소자 및 그 제조방법
KR0172296B1 (ko) 반도체 소자의 게이트전극 형성방법
KR100198632B1 (ko) 반도체 소자의 제조방법
KR100239452B1 (ko) 반도체 소자의 제조방법
KR100192432B1 (ko) 반도체 소자 제조방법
KR100379521B1 (ko) 반도체 소자의 제조방법
KR100204017B1 (ko) 반도체 장치의 콘택 형성방법
KR100743629B1 (ko) 반도체 소자의 제조방법
KR0147466B1 (ko) 반도체장치의 제조방법
KR100364794B1 (ko) 반도체소자의 제조방법
KR19990070036A (ko) 반도체 소자의 제조방법
KR20020015820A (ko) 콘택홀 형성방법
KR100252859B1 (ko) 반도체 소자의 제조방법
KR100249150B1 (ko) 필드산화막 형성방법
KR20040002121A (ko) 반도체 소자의 필드 영역 형성 방법
KR100338095B1 (ko) 반도체소자의콘택홀형성방법
KR100298463B1 (ko) 반도체 소자 및 그의 제조방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
KR19980067846A (ko) 반도체 소자의 제조 방법
KR20000045466A (ko) 이중 게이트전극 형성방법
KR20020010773A (ko) 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080619

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee