KR100379521B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 디바이스의 전기적 안정성을 확보하기 위한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 게이트 절연막을 형성하고 복수개의 게이트 전극을 형성하는 단계와, 상기 반도체 기판의 표면상에 제 1 절연막을 형성하고 전면에 소정 두께의 제 2 절연막을 형성하는 단계와, 평탄화 공정으로 상기 게이트 전극이 노출되도록 상기 제 2 절연막과 제 1 절연막을 제거하는 단계와, 상기 반도체 기판상에 포토레지스트를 도포하고 노광 및 현상 공정으로 상기 게이트 전극 및 그에 인접한 상기 제 1, 제 2 절연막상에 남도록 선택적으로 패터닝하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1, 제 2 절연막을 선택적으로 제거하여 스페이서를 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 스페이서(Spacer)의 길이를 조절하여 디바이스의 펀치스루(Punch-through)를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
스페이서(Spacer) 또는 LDD의 길이가 디바이스(Device)에 미치는 영향을 살펴보면 다음과 같다.
스페이서가 작아지면 LDD에 걸리는 저항이 작아지고 이에 따라서 모스 채널(MOS Channel)에 걸리는 전압이 증가되어 드레인 전류가 커지게 된다.
그리고, 드레인 전류가 10% 이상 증가하면 일렉트릭 필드(Electric Field)가 증가되어 데미지(Damage)를 받는 부분이 차지하는 비율이 커지기 때문에 결과적으로 핫 캐리어 효과(Hot Carrier Effect)가 발생된다.
또한, 소오스 및 드레인에 디플리션 영역(Depletion Region)이 늘어나게 되어 게이트 전압에 관계없이 펀치스루(Punch-Trough) 현상이 발생되게 된다.
이와 관련하여 드레인 전류를 표현하면 다음 수학식 1과 같다.
여기서, L은 채널의 길이(Length)로써, 스페이서의 길이가 작아지면 L값이 작아지게 되어 드레인 전류가 증가함 알 수 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
종래 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 게이트 산화막(12)을 형성하고 상기 게이트 산화막(12)상에 폴리 실리콘막을 증착한다.
그리고, 포토 및 식각 공정으로 상기 폴리 실리콘막을 선택적으로 제거하여게이트 전극(13)을 형성한다.
그리고, 상기 반도체 기판(11)의 표면상에 산화막(14)을 형성하고, 상기 산화막(14)상에 소정 두께의 절연막(15)을 증착한다.
여기서, 상기 절연막(15)은 산화막 또는 질화막이다.
그리고, 도 1b에 도시된 바와 같이 에치백(Etch-back) 공정으로 상기 절연막(15)과 산화막(14)을 선택적으로 제거하여 상기 게이트 전극(13)의 양측면에 절연막 측벽(16)을 형성한다.
여기서, 스페이서(Spacer)인 상기 절연막 측벽(16)을 에치백 공정으로 형성하기 때문에 스페이서 길이(A)의 임계치수(CD : Critical Dimension) 조절이 불가능하다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 스페이서의 길이를 조절할 수 없으므로 스페이서 길이가 작게 형성되는 경우, 핫 캐리어 현상 효과가 발생되어 소자의 전기적 특성이 열화된다.
둘째, 스페이서의 길이의 조절이 불가능함으로 인하여 디플리션 영역이 증가되어 게이트 전압에 무관하게 펀치스루 현상이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 스페이서 길이를 조절하여 디바이스의 전기적 안정성 및 공정 마진을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 반도체 소자의 제조공정 단면도
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 게이트 산화막
23 : 게이트 전극 24 : 산화막
25 : 절연막 26 : 포토레지스트
27 : 절연막 측벽
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 형성하고 복수개의 게이트 전극을 형성하는 단계와, 상기 반도체 기판의 표면상에 제 1 절연막을 형성하고 전면에 소정 두께의 제 2 절연막을 형성하는 단계와, 평탄화 공정으로 상기 게이트 전극이 노출되도록 상기 제 2 절연막과 제 1 절연막을 제거하는 단계와, 상기 반도체 기판상에 포토레지스트를 도포하고 노광 및 현상 공정으로 상기 게이트 전극 및 그에 인접한 상기 제 1, 제 2 절연막상에 남도록 선택적으로 패터닝하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1, 제 2 절연막을 선택적으로 제거하여 스페이서를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(21)상에 게이트 산화막(22)을 형성하고, 상기 게이트 산화막(22)상에 폴리 실리콘막을 증착한다.
그리고, 포토 및 식각 공정으로 상기 폴리 실리콘막을 선택적으로 제거하여 복수개의 게이트 전극(23)을 형성한다.
이어, 상기 반도체 기판(21)의 표면상에 산화막(24)을 형성하고, 상기 산화막(24)상에 소정 두께의 절연막(25)을 증착한다.
여기서, 상기 절연막(25)은 산화막 또는 질화막을 3000∼4000Å 두께로 증착하여 형성한다.
그리고, 도 2b에 도시된 바와 같이, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정으로 상기 게이트 전극(23)이 노출되도록 상기 절연막(25)과 산화막(24)을 제거한다.
여기서, 잔존하는 상기 절연막(25)의 두께는 2400∼2600Å이다.
그리고, 도 2c에 도시된 바와 같이 상기 반도체 기판(21)의 전면에 포토레지스트(26)를 도포하고, 노광 및 현상 공정으로 상기 게이트 전극(23) 및 그에 인접한 산화막(24) 및 절연막(25)상에 남도록 상기 포토레지스트(26)를 선택적으로 패터닝한다.
그리고, 도 2d에 도시된 바와 같이 상기 패터닝된 포토레지스트(26)를 마스크로 이용한 건식 식각 공정으로 상기 절연막(25) 및 그 하부의 산화막(24)을 제거하여 상기 게이트 전극(23)의 양측면에 절연막 측벽(27)을 형성한다.
여기서, 상기 포토레지스트(26) 패터닝 공정에서 절연막(25) 상부에 남겨지는 포토레지스트(26)의 길이를 조절하면, 스페이서인 절연막 측벽(27)의 길이(B)를 원하는 대로 조절할 수 있다.
그리고, 상기 포토레지스트(26)를 제거하여 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 포토레지스트 패턴에 따라서 스페이서의 길이인 임계치수를 조절할 수 있다.
둘째, 스페이서의 길이를 조절할 수 있으므로 소자의 절연 특성을 향상시킬 수 있다.
셋째, 스페이서 길이를 조절하여 핫 캐리어 현상 및 펀치스루 현상 등을 방지할 수 있으므로 소자의 전기적 안정성을 향상시킬 수 있다.
Claims (4)
- 반도체 기판상에 게이트 절연막을 형성하고 복수개의 게이트 전극을 형성하는 단계;상기 반도체 기판의 표면상에 제 1 절연막을 형성하고 전면에 소정 두께의 제 2 절연막을 형성하는 단계;평탄화 공정으로 상기 게이트 전극이 노출되도록 상기 제 2 절연막과 제 1 절연막을 제거하는 단계;상기 반도체 기판상에 포토레지스트를 도포하고 노광 및 현상 공정으로 상기 게이트 전극 및 그에 인접한 상기 제 1, 제 2 절연막상에 남도록 선택적으로 패터닝하는 단계;상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1, 제 2 절연막을 선택적으로 제거하여 스페이서를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 3000∼4000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 스페이서는 상기 패터닝된 포토레지스트를 마스크로 이용한 건식식각 공정으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 디바이스의 특성에 맞도록 상기 포토레지스트 패턴 사이즈를 제어하여 상기 스페이서의 길이를 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR101062075B1 (ko) | 2008-02-15 | 2011-09-02 | 캐논 가부시끼가이샤 | 노광 장치 및 디바이스 제조 방법 |
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