KR20000028095A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 화학기계적 연마공정시 평탄화를 위해 층간절연막을 미리 소정두께로 건식식각할 때, 식각공정의 한계로 인해 셀영역에 단차가 발생함에 따라 화학기계적 연마공정 후에 후속 사진식각공정의 신뢰성이 저하되고, 건식식각에 따른 플라즈마 손상을 입게 되는 문제점이 있었다. 따라서, 본 발명은 셀영역과 주변영역의 반도체기판상에 폴리실리콘, 제1질화막 및 제1산화막을 순차적으로 증착하는 공정과; 상기 제1산화막의 상부에 제1감광막패턴을 형성하여 제1산화막과 제1질화막을 식각하는 공정과; 상기 주변영역의 제1산화막 상부에 제2감광막패턴을 형성하여 셀영역의 제1산화막을 제거하는 공정과; 상기 제1질화막과 제1산화막을 마스크로 적용하여 폴리실리콘을 식각하는 공정과; 상기 반도체기판의 상부전면에 제2질화막을 증착하는 공정과; 상기 셀영역의 제2질화막 상부에 형성되는 제3감광막패턴을 통해 주변영역의 제2질화막을 선택적으로 식각하여 제1측벽을 공정과; 상기 반도체기판의 상부전면에 배리어 제2산화막을 증착하는 공정과; 상기 주변영역의 제2산화막 상부에 제4감광막패턴을 형성하여 셀영역의 제2산화막을 제거하는 공정과; 상기 반도체기판의 상부전면에 층간절연막을 형성하는 공정과; 화학기계적 연막공정을 통해 상기 층간절연막을 평탄화하는 공정과; 상기 층간절연막의 상부에 형성되는 제5감광막패턴을 통해 셀영역 게이트패턴의 이격영역에 형성된 층간절연막을 식각하고, 그 층간절연막 하부의 제2질화막을 선택적으로 식각하여 제2측벽을 형성하는 공정을 구비하여 이루어지는 반도체소자의 제조방법을 제공하여 화학기계적 연마공정을 수행하기 전에 주변영역의 산화막증착을 통해 셀영역과 주변영역의 단차를 줄임으로써, 화학기계적 연마공정 후에 평탄도를 향상시켜 후속 사진식각공정의 신뢰성을 향상시키고, 층간절연막의 건식식각이 필요없게 되므로, 셀영역의 플라즈마 손상을 방지할 수 있는 효과가 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 화학기계적 연마공정을 수행하기 전에 주변영역의 산화막증착을 통해 셀영역과 주변영역의 단차를 줄임으로써, 화학기계적 연마공정 후에 평탄도를 향상시킬 수 있도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 도1a 내지 도1k에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 셀영역과 주변영역의 반도체기판상에 폴리실리콘(1)과 질화막(2)을 순차적으로 증착하고, 그 질화막(2)의 상부에 감광막을 도포한 후, 노광 및 현상하여 감광막패턴(3)을 형성한다.
그리고, 도1b에 도시한 바와같이 상기 감광막패턴(3)을 마스크로 적용하여 질화막(2)을 식각한 후, 그 감광막패턴(3)을 제거하고, 도1c에 도시한 바와같이 상기 질화막(2)을 마스크로 적용하여 폴리실리콘(1)을 식각한다. 이때, 셀영역에는 질화막(2)과 폴리실리콘(1) 적층구조의 게이트패턴이 형성되고, 주변영역은 상기 질화막(2)과 폴리실리콘(1) 적층구조의 보조패턴이 형성된다.
그리고, 도1d에 도시한 바와같이 반도체기판의 상부전면에 질화막(4)을 증착한다. 이때, 질화막(4)은 이후의 선택식각공정을 통해 반도체소자를 엘디디(lightly doped drain : LDD)구조로 형성하여 단채널에 의한 영향(short channel effect)을 최소화한다.
그리고, 도1e에 도시한 바와같이 셀영역의 질화막(4) 상부에 감광막패턴(5)을 형성하고, 이를 적용하여 주변영역의 질화막(4)을 선택적으로 식각하여 보조패턴의 측벽(6)을 형성한다.
그리고, 도1f에 도시한 바와같이 상기 감광막패턴(5)을 제거하고, 반도체기판의 상부전면에 배리어(barrier) 산화막(7)을 형성한 후, 주변영역의 산화막(7) 상부에 감광막패턴(8)을 형성하고, 이를 적용하여 셀영역의 산화막(7)을 제거한다. 이때, 셀영역의 산화막(7)은 습식식각을 통해 제거한다.
그리고, 도1g에 도시한 바와같이 상기 감광막패턴(8)을 제거하고, 반도체기판의 상부전면에 층간절연막(9)을 형성한다. 이때, 층간절연막(9)은 산화막으로 형성한다.
그리고, 도1h에 도시한 바와같이 상기 주변영역의 층간절연막(9) 상부에 감광막패턴(10)을 형성하고, 셀영역의 층간절연막(9)을 소정두께로 식각한다. 이때, 셀영역의 층간절연막(9)은 건식각하며, 이와같이 셀영역의 층간절연막(9)을 식각하는 이유는 후속 화학기계적 연마공정을 적용할 때, 패턴밀도가 높은 셀영역이 주변영역에 비해 연마되는 양이 작게 되므로, 이를 보상해주기 위해서이다.
그리고, 도1i에 도시한 바와같이 상기 감광막패턴(10)을 제거하고, 셀영역과 주변영역의 층간절연막(9)에 화학기계적 연마공정을 수행하여 평탄화한다.
그리고, 도1j에 도시한 바와같이 셀영역과 주변영역의 평탄화된 층간절연막(9) 상부에 감광막패턴(11)을 형성한다. 이때, 감광막패턴(11)은 셀영역 게이트패턴의 이격영역에 형성된 층간절연막(9)을 식각하여 콘택홀을 형성하고, 그 콘택홀에 도전성물질을 채워넣어 플러그(plug)를 형성하기 위해서 형성한다.
그리고, 도1k에 도시한 바와같이 상기 감광막패턴(11)을 적용하여 셀영역 게이트패턴의 이격영역에 형성된 층간절연막(9)을 식각함과 아울러 그 층간절연막(9) 하부의 질화막(4)을 선택적으로 식각하여 게이트패턴의 측벽(12)을 형성하고, 상기 감광막패턴(11)을 제거한다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 화학기계적 연마공정의 적용을 위해 셀영역 상부에 형성된 층간절연막을 소정두께로 건식식각할 때, 식각공정의 한계로 인해 셀영역에 단차가 발생함에 따라 화학기계적 연마공정이 수행되어도 평탄화가 되지 않아 후속 사진식각공정의 신뢰성이 저하되고, 건식식각에 따른 플라즈마 손상을 입게 되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 화학기계적 연마공정을 수행하기 전에 주변영역의 산화막증착을 통해 셀영역과 주변영역의 단차를 줄임으로써, 화학기계적 연마공정 후에 평탄도를 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1은 종래 반도체소자의 제조방법을 보인 수순단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:폴리실리콘 22,26:질화막
23,29:산화막 24,25,27,30,32:감광막패턴
28,33:측벽 31:층간절연막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자 제조방법의 바람직한 일 실시예는 셀영역과 주변영역의 반도체기판상에 폴리실리콘, 제1질화막 및 제1산화막을 순차적으로 증착하는 공정과; 상기 제1산화막의 상부에 제1감광막패턴을 형성하여 제1산화막과 제1질화막을 식각하는 공정과; 상기 주변영역의 제1산화막 상부에 제2감광막패턴을 형성하여 셀영역의 제1산화막을 제거하는 공정과; 상기 제1질화막과 제1산화막을 마스크로 적용하여 폴리실리콘을 식각하는 공정과; 상기 반도체기판의 상부전면에 제2질화막을 증착하는 공정과; 상기 셀영역의 제2질화막 상부에 형성되는 제3감광막패턴을 통해 주변영역의 제2질화막을 선택적으로 식각하여 제1측벽을 공정과; 상기 반도체기판의 상부전면에 배리어 제2산화막을 증착하는 공정과; 상기 주변영역의 제2산화막 상부에 제4감광막패턴을 형성하여 셀영역의 제2산화막을 제거하는 공정과; 상기 반도체기판의 상부전면에 층간절연막을 형성하는 공정과; 화학기계적 연막공정을 통해 상기 층간절연막을 평탄화하는 공정과; 상기 층간절연막의 상부에 형성되는 제5감광막패턴을 통해 셀영역 게이트패턴의 이격영역에 형성된 층간절연막을 식각하고, 그 층간절연막 하부의 제2질화막을 선택적으로 식각하여 제2측벽을 형성하는 공정을 구비하여 이루어짐을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자 제조방법의 바람직한 일 실시예를 도2a 내지 도2k에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 셀영역과 주변영역의 반도체기판상에 폴리실리콘(21), 질화막(22) 및 산화막(23)을 순차적으로 증착하고, 그 산화막(23)의 상부에 감광막을 도포한 후, 노광 및 현상하여 감광막패턴(24)을 형성한다. 이때, 산화막(23)은 셀영역과 주변영역에 후속 화학기계적 연마공정을 적용할 때, 패턴밀도가 높은 셀영역이 주변영역에 비해 연마되는 양이 작게 되므로, 이를 보상해주기 위한 적정한 두께로 증착한다.
그리고, 도2b에 도시한 바와같이 상기 감광막패턴(24)을 마스크로 적용하여 산화막(23)과 질화막(22)을 식각한 후, 그 감광막패턴(24)을 제거한다.
그리고, 도2c에 도시한 바와같이 상기 주변영역의 산화막(23) 상부에 감광막패턴(25)을 형성하고, 이를 적용하여 셀영역의 산화막(23)을 습식식각한다.
그리고, 도2d에 도시한 바와같이 상기 감광막패턴(25)을 제거하고, 질화막(22)과 산화막(23)을 마스크로 적용하여 폴리실리콘(21)을 식각한다. 이때, 셀영역에는 질화막(22)과 폴리실리콘(21) 적층구조의 게이트패턴이 형성되고, 주변영역은 상기 산화막(23), 질화막(22) 및 폴리실리콘(21) 적층구조의 보조패턴이 형성된다.
그리고, 도2e에 도시한 바와같이 반도체기판의 상부전면에 질화막(26)을 증착한다. 이때, 질화막(26)은 이후의 선택식각공정을 통해 반도체소자를 측벽(28,32)을 갖는 엘디디구조로 형성하여 단채널에 의한 영향을 최소화한다.
그리고, 도2f에 도시한 바와같이 셀영역의 질화막(26) 상부에 감광막패턴(27)을 형성하고, 이를 적용하여 주변영역의 질화막(26)을 선택적으로 식각하여 보조패턴의 측벽(28)을 형성한다.
그리고, 도2g에 도시한 바와같이 상기 감광막패턴(27)을 제거하고, 반도체기판의 상부전면에 배리어 산화막(29)을 형성한 후, 주변영역의 산화막(29) 상부에 감광막패턴(30)을 형성하고, 이를 적용하여 셀영역의 산화막(29)을 제거한다. 이때, 셀영역의 산화막(29)은 습식식각을 통해 제거한다.
그리고, 도2h에 도시한 바와같이 상기 감광막패턴(30)을 제거하고, 반도체기판의 상부전면에 층간절연막(31)을 형성한다. 이때, 층간절연막(31)은 산화막으로 형성한다. 이때, 셀영역과 주변영역의 단차는 주변영역에 형성된 산화막(23)의 두께에 의해 조절할 수 있게 된다.
그리고, 도2i에 도시한 바와같이 화학기계적 연마공정을 적용하여 상기 층간절연막(31)을 평탄화한다.
그리고, 도2j에 도시한 바와같이 셀영역과 주변영역의 평탄화된 층간절연막(31) 상부에 감광막패턴(32)을 형성한다. 이때, 감광막패턴(32)은 셀영역 게이트패턴의 이격영역에 형성된 층간절연막(31)을 식각하여 콘택홀을 형성하고, 그 콘택홀에 도전성물질을 채워넣어 플러그를 형성하기 위한 마스크로 사용된다.
그리고, 도2k에 도시한 바와같이 상기 감광막패턴(32)을 적용하여 셀영역 게이트패턴의 이격영역에 형성된 층간절연막(31)을 식각함과 아울러 그 층간절연막(31) 하부의 질화막(26)을 선택적으로 식각하여 게이트패턴의 측벽(33)을 형성하고, 상기 감광막패턴(32)을 제거한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 화학기계적 연마공정을 수행하기 전에 주변영역의 산화막증착을 통해 셀영역과 주변영역의 단차를 줄임으로써, 화학기계적 연마공정 후에 평탄도를 향상시켜 후속 사진식각공정의 신뢰성을 향상시키고, 층간절연막의 건식식각이 필요없게 되므로, 셀영역의 플라즈마 손상을 방지할 수 있는 효과가 있다.

Claims (1)

  1. 셀영역과 주변영역의 반도체기판상에 폴리실리콘, 제1질화막 및 제1산화막을 순차적으로 증착하는 공정과; 상기 제1산화막의 상부에 제1감광막패턴을 형성하여 제1산화막과 제1질화막을 식각하는 공정과; 상기 주변영역의 제1산화막 상부에 제2감광막패턴을 형성하여 셀영역의 제1산화막을 제거하는 공정과; 상기 제1질화막과 제1산화막을 마스크로 적용하여 폴리실리콘을 식각하는 공정과; 상기 반도체기판의 상부전면에 제2질화막을 증착하는 공정과; 상기 셀영역의 제2질화막 상부에 형성되는 제3감광막패턴을 통해 주변영역의 제2질화막을 선택적으로 식각하여 제1측벽을 공정과; 상기 반도체기판의 상부전면에 배리어 제2산화막을 증착하는 공정과; 상기 주변영역의 제2산화막 상부에 제4감광막패턴을 형성하여 셀영역의 제2산화막을 제거하는 공정과; 상기 반도체기판의 상부전면에 층간절연막을 형성하는 공정과; 화학기계적 연막공정을 통해 상기 층간절연막을 평탄화하는 공정과; 상기 층간절연막의 상부에 형성되는 제5감광막패턴을 통해 셀영역 게이트패턴의 이격영역에 형성된 층간절연막을 식각하고, 그 층간절연막 하부의 제2질화막을 선택적으로 식각하여 제2측벽을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100487410B1 (ko) * 2000-07-22 2005-05-03 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR100499555B1 (ko) * 2000-10-27 2005-07-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100687856B1 (ko) * 2000-12-02 2007-02-27 주식회사 하이닉스반도체 반도체 소자의 평탄화방법

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KR100487410B1 (ko) * 2000-07-22 2005-05-03 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR100499555B1 (ko) * 2000-10-27 2005-07-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
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