KR100687856B1 - 반도체 소자의 평탄화방법 - Google Patents

반도체 소자의 평탄화방법 Download PDF

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Abstract

본 발명은 반도체 소자의 평탄화방법에 관한 것으로, 특히 셀부와 주변회로부에 형성된 단차를 제거하는 공정 시, 팁공정을 적용하여 셀부만 실리레이션 시켜 선택적으로 식각 시킴으로서, 셀부의 포토레지스트 손실를 최대한 줄이고 주변회로의 잔류한 폴리막을 제거하도록 할 수 있는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
전하저장전극, 팁(Top surface Imaging Process by Silylation), 에치백

Description

반도체 소자의 평탄화방법{Method for planation of Semiconductor Device}
도 1a 내지 도 1c는 종래의 반도체 소자의 평탄화방법을 나타낸 순서도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 평탄화방법을 나타낸 순서도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
110 : 반도체기판 120 : 폴리막
130 : 감광막 140 : KEY 부위
150 : 실리레이션막
본 발명은 반도체 소자의 평탄화방법에 관한 것으로, 특히 셀부와 주변회로 부에 형성된 단차를 제거하는 공정 시, 팁공정을 적용하여 셀부만 실리레이션 시켜 선택적으로 식각 시킴으로서, 셀부의 포토레지스트 손실를 최대한 줄이고 주변회로의 잔류한 폴리막을 제거하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 평탄화방법에 관한 것이다.
일반적으로, 집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 나칭(notching)이나 단선등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.
도 1a 내지 도 1b는 종래의 반도체 소자의 평탄화방법을 순차적으로 나타낸 도면이다.
도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(10) 상에 스토리지 노드 에치 후 폴리막(20)을 적층한 후 감광막(30)을 도포한다.
이때, 상기 셀부(A)는 인너(inner) 커패시터를 형성하기 때문에 내부 깊이가 깊어 감광막(30) 도포시 셀부(A)는 주변회로부(B)에 비해 상대적으로 단차가 낮고 주변회로부(B)는 단차가 높게 된다.
그리고, 도 1b에 도시된 바와 같이, 상기 감광막 에치 백(etch back) 공정을 진행한다.
이때, 상기 감광막 에치 백 공정 시 주변회로부(B)의 감광막을 모두 제거하는 시점에서 셀부(A)는 스토리지 노드를 채우고 있는 감광막(30)의 일부분이 제거 된다.
이어서, 도 1c에 도시된 바와 같이, 상기 폴리막 에치 백(etch back) 공정을 진행한 후 셀부(A)의 스토리지 노드에 잔류한 감광막(30)을 제거한다.
그런데, 상기 반도체 소자의 평탕화방법은 감광막 에치 백 시 셀부(A)의 스토리지 노드 내의 감광막이 손실됨으로 인하여 후속공정인 폴리막 에치 백을 실시하면 주변회로부(B)의 폴리막은 전부 제거되어야 하기 때문에 문제되지 않으나 셀부(A)는 스토리지 노드 내부에 폴리막을 남겨야 하기 때문에 감광막 손실로 인해 드러난 폴리막부위(c)는 이방성 및 측면 식각특성에 따라서 손상될 뿐만 아니라 커패시터의 용량도 저하시키는 문제점이 있다.
또한, 상기 폴리막 에치 백 시 주변회로부(B) KEY부위(40)의 폴리막(20)은 KEY부위(40)의 홈에 의해 폴리막 에치 백 이후에도 홈에 잔류하게 되어 후속공정인 세척공정에서 스토리지 노드 하부층인 산화막의 손실로 인하여 남은 폴리막이 리프팅(lifting)되어 반도체 소자 특성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 셀부와 주변회로부에 형성된 단차를 제거하는 공정 시, 팁공정을 적용하여 셀부만 실리레이션 시켜 선택적으로 식각 시킴으로서, 셀부의 포토레지스트 손실를 최대한 줄이고 주변회로의 잔류한 폴리막을 제거하도록 하는 것이 목적이다.
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 반도체기판 상에 스토리지 노드 에치 후 폴리막을 적층한 결과물 상에 감광막을 도포하는 단계와, 상기 결과물 상에 셀부의 감광막 상부만 노광공정을 진행하여 실리레이션막을 형성하는 단계와, 상기 결과물 상의 감광막을 건식식각으로 식각하는 단계와, 상기 실리레이션막을 제거한 다음 감광막을 식각하는 단계와, 상기 결과물 상에 폴리막 에치 백 공정을 진행하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 평탄화방법을 제공한다.
또한, 상기 팁(Top surface Imaging Process by Silylation : TIPS)공정 시 감광막은 실리레이션(Silylation)이 가능한 종류의 감광막을 사용하고, 감광막 건식식각 시 O2/SO2 가스를 사용함으로서, 셀부의 실리레이션막이 O2/SO2 가스에 의해 산화되며, 식각공정은 모두 인시투(INSITU)로 진행하는 것을 특징으로 하는 반도체 소자의 평탄화방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 평탄화방법을 나타낸 순서도이다.
도 2a에 도시된 바와 같이, 상기 소정의 하부구조를 가지고 있는 반도체기판(110) 상에 스토리지 노드 에치 후 폴리막(120)을 적층한 결과물 상에 감광막(130)을 도포한다.
이때, 상기 감광막은 후속 팁 공정 적용시 실리레이션이 가능한 감광막을 도포한다.
또한, 상기 셀부(A)는 인너(inner) 커패시터를 형성하기 때문에 내부 깊이가 깊어 감광막(30) 도포시 셀부(A)는 주변회로부(B)에 비해 상대적으로 단차가 낮고 주변회로부(B)는 단차가 높게 된다.
그리고, 도 2b에 도시된 바와 같이, 상기 결과물 상에 팁 공정을 적용하여 셀부(A)의 감광막(130) 상부만 노광공정을 진행하여 실리레이션막(150)을 형성한다.
이때, 상기 셀부(A)의 상부만 노광을 시키고 주변회로부(B) 상부는 노광을 시키지 않음으로 인해 팁 공정 적용시 노광 시킨 셀부(A) 상부에만 실리레이션막(150)이 형성된다.
도 2c에 도시된 바와 같이, 상기 결과물 상의 감광막(130)을 O2/SO2 가스를 사용하여 건식식각으로 식각한다.
이때, 상기 건식식각 시 주변회로부(B)만 식각되고, 셀부(A)는 실리레이션막(150)을 마스크로 하여 식각되지 않는다.
또한 상기 셀부(A)의 실리레이션막(150)은 건식식각에 사용되는 O2/SO2 가스에 의해 산화된다.
그리고, 도 2d에 도시된 바와 같이, 상기 산화된 실리레이션막(150)을 CF계 열의 가스로 제거한 후 감광막(130)을 하층부의 폴리막(120) 상부가 드러날 때 때까지 식각한다.
이때, 상기 주변회로부(B)에는 감광막이 존재하지는 않지만 감광막 제거조건이므로 크게 영향 받지 않는다.
도 2e에 도시된 바와 같이, 상기 결과물 상에 폴리막 에치 백 공정을 진행하여 소정의 하부구조를 갖는 반도체 기판(110)상의 폴리막(120)을 제거한다.
이때, 상기 주변회로부(B) KEY부위(140) 홈에 매립된 폴리막(140)까지 모두 제거된다.
계속하여, 도 2f에 도시된 바와 같이, 상기 셀부(A)의 스토리지 노드에 잔류한 감광막(130)을 제거한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 평탄화방법을 이용하게 되면, 셀부와 주변회로부에 형성된 단차를 제거하는 공정 시, 팁공정을 적용하여 셀부만 실리레이션 시켜 선택적으로 식각 시킴으로서, 셀부의 포토레지스트 손실를 최대한 줄이고 주변회로의 잔류한 폴리막을 제거하도록 하는 유용하고 효과적인 발명이다.

Claims (4)

  1. 소정의 하부구조를 가지고 있는 반도체기판 상에 스토리지 노드 에치 후 폴리막을 적층한 결과물 상에 감광막을 도포하는 단계와;
    상기 결과물 상에 팁공정을 적용하여 셀부의 감광막 상부만 노광공정을 진행하여 실리레이션막을 형성하는 단계와;
    상기 결과물 상의 감광막을 건식식각으로 식각하는 단계와;
    상기 실리레이션막을 제거한 다음 감광막을 식각하는 단계와;
    상기 결과물 상에 폴리막 에치 백 공정을 진행하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 평탄화방법.
  2. 제 1항에 있어서, 상기 팁공정 시 감광막은 실리레이션이 가능한 감광막을 사용하는 것을 특징으로 하는 반도체 소자의 평탄화방법.
  3. 제 1항에 있어서, 상기 감광막 건식식각 시 O2/SO2 가스를 사용하며, 셀부의 실리레이션막이 O2/SO2 가스에 의해 산화되는 것을 특징으로 하는 반도체 소자의 평탄화방법.
  4. 제 1항에 있어서, 상기 식각공정은 모두 인시투로 진행하는 것을 특징으로 하는 반도체 소자의 평탄화방법.
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* Cited by examiner, † Cited by third party
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JPH06267810A (ja) * 1992-06-05 1994-09-22 Sharp Corp シリル化平坦化レジスト及び平坦化方法並びに集積回路デバイスの製造方法
KR980012082A (ko) * 1996-07-29 1998-04-30 김광호 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법
KR20000028095A (ko) * 1998-10-30 2000-05-25 김영환 반도체소자의 제조방법
KR20000043895A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 평탄화 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267810A (ja) * 1992-06-05 1994-09-22 Sharp Corp シリル化平坦化レジスト及び平坦化方法並びに集積回路デバイスの製造方法
KR980012082A (ko) * 1996-07-29 1998-04-30 김광호 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법
KR20000028095A (ko) * 1998-10-30 2000-05-25 김영환 반도체소자의 제조방법
KR20000043895A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 평탄화 방법

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