KR19980060622A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 콘택형성시 비트라인과 저장전극 콘택홀을 동시에 형성하고 그 상부에 도전층과 식각정지층을 순차적으로 형성한 다음 산화막 스페이서를 형성하고 그 상부에 절연막을 형성한 다음 저장전극 감광막패턴을 마스크로 식각하여 저장전극을 형성함으로써 셀 영역과 주변회로로 영역의 단차를 제거하여 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 셀영역과 주변회로 영역의 단차를 제거하여 후속 공정을 용이하게 실시함으로서 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
반도체 소자의 고집적화됨에 따라 현재 사용되고 있는 스택(stack)형 캐패시터 제조방법에 있어서 셀영역과 주변회로 영역의 단차로 인해 후속공정을 진행함에 있어 메탈 브릿지 등의 문제점을 유발한다.
즉, 종래의 반도체 소자의 제조방법에 따르면 반도체 기판의 상부에 도전층패턴을 형성하고 그 상부에 평탄화층을 형성한 다음, 후속공정을 실시하였다.
그런데, 상기 평탄화층을 형성시 상기 도전층패턴의 단차로 인해 주변회로 영역이 셀영역 보다 낮은 단차를 갖게되어 후속 공정이 어렵게 되어 반도체 소자의 특성 및 신뢰성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판 상부에 콘택형성시 비트라인과 저장전극 콘택홀을 동시에 형성하고 그 상부에 도전층과 식각정지층을 순차적으로 형성한 다음 산화막 스페이서를 형성하고 그 상부에 절연막을 형성한 다음, 저장 전극용 감광막패턴을 마스크로 식각하여 저장전극을 형성함으로써 셀영역과 주변회로 영역의 단차를 제거하여 반도체 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 반도체 소자의 제조공정도.
*도면의 주요부분에 대한 부호의 설명*
20:반도체 기판22:제1절연막
24:비트라인 콘택홀26:저장전극 콘택홀
28:제1도전층30:식각정지층
32:비트라인용 감광막패턴34:제1산화막 스페이서
36:제2절연막38:저장전극용 감광막패턴
40:제2도전층42:제2산화막 스페이서
44:제3도전층46:유전체막
48:제4도전층50:플레이트용 감광막패턴
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 제조방법은;
반도체 기판 상부에 제1절연막을 형성하는 공정과;
상기 제1절연막을 식각하여 동시에 비트라인 및 저장전극 콘택홀을 형성하는 공정과;
상기 구조의 전표면에 제1도전층을 형성하여 비트라인 및 저장전극 콘택홀을 메우는 공정과;
상기 제1도전층 상부에 식각정지층을 형성하는 공정과;
상기 식각정지층 상부에 비트라인용 감광막패턴을 형성하는 공정과;
상기 비트라인용 감광막패턴을 마스크로 이용하여 식각정지층 패턴과 제1도전층패턴을 형성하되, 상기 제1도전층 패턴에서 비트라인 콘택홀을 메운 부분은 비트라인이 되고, 저장전극 콘택홀을 메운 부분은 콘택 플러그가 되게하는 공정과;
상기 비트라인이 되는 제1도전층 패턴과 그 상부의 식각 장벽층 패턴의 측벽에 제1산화막 스페이서를 형성하는 공정과;
상기 저장전극 플러그를 노출시키는 콘택홀을 구비하는 제2절연막 패턴을 형성하는 공정과;
상기 콘택홀을 통하여 콘택 플러그와 접촉되는 제2도전층 패턴을 형성하여 상기 콘택 플러그와 함께 저장전극을 구성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 반도체 소자의 제조공정도이다.
먼저, 반도체 소자(20)상부에 산화막의 재질로 필드산화막(도시않됨), 게이트산화막(도시않됨), 게이트전극(도시않됨) 또는 비트라인(도시않됨)이 형성되어 있는 제1절연막(22)을 형성한다.
다음, 상기 제1절연막(22)을 저장전극 콘택마스크로 이용한 식각공정으로 비트라인 콘택홀(24)과 저장전극 콘택홀(26)을 동시에 형성한 다음, 전표면에 다결정 실리콘막으로 이루어진 제1도전층(28)과 질화막으로 이루어진 식각정지층(30)을 순차적으로 형성한 후, 감광막을 도포하여 노광마스크를 이용한 식각 공정으로 상기 비트라인용 감광막패턴(32)을 형성한다.
여기서, 상기 저장전극 콘택홀(26)은 콘택플러그로 이용된다.(도1a 참조)
그 다음, 상기 비트라인용 감광막패턴(32)을 마스크로 이용한 식각공정으로 상기 식각정지층(30)패턴과 제1도전층(28) 패턴을 형성한 다음, 전표면에 제1산화막을 형성하고 식각하여 제1산화막 스페이서(34)를 형성한다.
여기서, 상기 제1산화막 스페이서(34)는 식각선택비의 차를 이용하여 이방성 식각으로 형성한다.(도 1b 참조)
다음, 상기 구조의 전표면에 제2절연막(36)을 형성한 다음 감광막을 도포하고 노광마스크를 이용한 식각공정으로 저장전극용 감광막패턴(38)을 형성한다.
여기서, 상기 저장전극용 감광막패턴(38)은 네가티브감광막을 이용하여 셀영역에서만 식각한다.(도 1c 참조)
그 다음, 상기 저장전극용 감광막패턴(38)을 마스크로 이용하여 상기 제2절연막(36) 패턴을 형성한 다음, 전표면에 다결정 실리콘막으로 이루어진 제2도전층(40)을 형성하고 PSG 또는 HSG로 이루어진 제2산화막을 형성한 후, 상기 제2산화막을 마스크로 이방성 식각하여 제2산화막 스페이서(42)를 형성한다.(도 1d 참조)
다음, 상기 구조의 전표면에 다결정 실리콘막으로 이루어진 제3도전층(44)을 형성한다.(도 1e 참조)
그 다음, 상기 저장전극 콘택홀(26) 상부 부분에 상기 제3도전층(44) 일부가 돌출되어 남도록 전면 식각하여 제3도전층(44) 패턴을 형성하고, BOE 또는 HF 용액을 이용한 습식식각으로 상기 제2산화막 스페이서(42)을 제거한다.
다음, 상기 구조의 전표면에 유전체막(46)과 다결정 실리콘막으로 이루어진 제4도전층(48)을 플레이트전극으로 형성한 다음, 플레이트전극용 감광막패턴(50)을 형성한다(도 1f 참조)
그 다음, 노광마스크를 이용한 식각공정으로 제4도전층(48) 패턴을 셀 영역(A)에 형성하여 캐패시터를 형성함으로써 셀영역과 주변회로 영역의 단차를 제거하여 본 발명에 다른 반도체 소자의 제조공정을 완료한다.(도 1g 참조)
상기한 바와 같이 본 발명에 따른 반도체 소자의 제조방법에 따르면, 셀 영역과 주변회로영역의 단차를 제거함으로써 후속 공정을 용이하게 실시하여 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 반도체 기판 상부에 제1절연막을 형성하는 공정과,상기 제1절연막을 식각하여 동시에 비트라인 및 저장전극 콘택홀을 형성하는 공정과,상기 구조의 전표면에 제1도전층을 형성하여 비트라인 및 저장전극 콘택홀을 메우는 공정과,상기 제1도전층 상부에 식각정지층을 형성하는 공정과,상기 식각정지층 상부에 비트라인용 감광막패턴을 형성하는 공정과,상기 비트라인용 감광막패턴을 마스크로 이용하여 식각정지층 패턴과 제1도전층패턴을 형성하되, 상기 제1도전층 패턴에서 비트라인 콘택홀을 메운 부분은 비트라인이 되고, 저장전극 콘택홀을 메운 부분은 콘택 플러그가 되게하는 공정과,상기 비트라인이 되는 제1도전층 패턴과 그 상부의 식각 장벽층 패턴의 측벽에 제1산화막 스페이서를 형성하는 공정과,상기 저장전극 플러그를 노출시키는 콘택홀을 구비하는 제2절연막 패턴을 형성하는 공정과,상기 콘택홀을 통하여 콘택 플러그와 접촉되는 제2도전층 패턴을 형성하여 상기 콘택 플러그와 함께 저장전극을 구성하는 공정을 구비하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2도전층 패턴 형성후에 상기 제2도전층 패턴에서 콘택 플러그 상부에 돌출되는 제3도전층 패턴을 형성하여 저장전극의 표면적을 증가시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1 또는 2항에 있어서, 상기 제1, 2, 3도전층은 다결정 실리콘막으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서,상기 식각정지층은 질화막으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079984A KR19980060622A (ko) | 1996-12-31 | 1996-12-31 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079984A KR19980060622A (ko) | 1996-12-31 | 1996-12-31 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980060622A true KR19980060622A (ko) | 1998-10-07 |
Family
ID=66423109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960079984A KR19980060622A (ko) | 1996-12-31 | 1996-12-31 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980060622A (ko) |
-
1996
- 1996-12-31 KR KR1019960079984A patent/KR19980060622A/ko not_active Application Discontinuation
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