KR100239427B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 셀 영역과 주변 영역간의 단차가 작고 단순한 공정으로 커패시터와 배선을 형성하기 위한 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명의 반도체 소자 및 그 제조 방법은 기판상에 제 1, 제 4 콘택홀을 갖는 제 1 절연막을 형성하고, 상기 제 1 콘택홀을 포함하여 제 1 절연막상의 제 4 콘택홀 일측에 제 1 하부 전극을 형성하고, 상기 제 4 콘택홀상의 제 3 콘택홀을 갖으며 상기 제 1 하부 전극 일측의 제 1 절연막상에 제 2 절연막을 형성하고, 상기 제 1 콘택홀을 중심으로 상기 제 1 하부 전극상의 소정 부위에 서로 연결된 두 개의 기둥 형성을 갖는 접착용 물질과 제 2 하부 전극을 차례로 형성하고, 상기 제 3, 제 4 콘택홀내에 플러그층을 형성하고, 상기 제 1, 제 2 하부 전극과 접착용 물질 및 제 1 절연막 표면상에 그리고 상기 제 2 절연막 측면에 제 3 하부 전극과 유전막을 차례로 형성하며, 상기 유전막을 포함한 전면에 상부 전극인 동시에 상기 플러그층과 전기적으로 연결되는 도전층을 형성하는 것을 포함함을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 소자의 수율성 및 신뢰성을 향상시키는 반도체 소자 및 그 제조 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 제 1 산화막(12)과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 커패시터의 하부 전극 콘택이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 산화막(12)을 선택적으로 식각하여 제 1 콘택홀을 형성하고, 상기 제 1 감광막을 제거한다.
그리고 상기 제 1 콘택홀을 포함하여 제 1 산화막(12)상에 커패시터의 하부 전극용 제 1 다결정 실리콘(13), 제 2 산화막(14)과, 제 2 감광막(15)을 차례로 형성한 다음, 상기 제 2 감광막(15)을 상기 제 1 콘택홀을 중심으로 하부 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(15)을 마스크로 상기 제 2 산화막(14)과 제 1 다결정 실리콘(13)을 선택적으로 식각한다.
도 1b에서와 같이, 상기 제 2 감광막(15)을 제거하고, 상기 제 2 산화막(14)을 포함한 전면에 제 2 다결정 실리콘을 형성하고 에치백하여 상기 제 1 다결정 실리콘(13)과 제 2 산화막(14)의 측면에 제 2 다결정 실리콘 측벽(16)을 형성한 다음, 상기 제 2 산화막(14)을 습식식각하여 제거한다. 여기서 상기 제 1 다결정 실리콘(13)과 제 2 다결정 실리콘 측벽(16)으로 상기 반도체 기판(11)과 전기적으로 연결되는 하부 전극을 형성한다.
도 1c에서와 같이, 상기 하부 전극 표면상에 유전막(17)을 형성한다.
이어 상기 유전막(17)을 포함한 제 1 산화막(12)상에 커패시터의 상부 전극용 제 3 다결정 실리콘과 제 3 감광막(19)을 차례로 형성하고, 상기 제 3 감광막(19)을 상부 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막(19)을 마스크로 상기 제 3 다결정 실리콘을 선택적으로 식각하여 상부 전극(18)을 형성한다. 여기서 상기 하부 전극, 유전막(17)과 상부 전극(18)으로 셀 영역에 커패시터를 형성한다.
도 1d에서와 같이, 상기 제 3 감광막(19)을 제거하고, 상기 커패시터를 포함한 제 1 산화막(12)상에 제 3 산화막(20)을 형성한 후, 평탄화 공정으로 평탄화 시킨다.
이어 상기 제 3 산화막(20)상에 제 4 감광막(21)을 도포한 다음, 상기 제 4 감광막(21)을 배선이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(21)을 마스크로 상기 제 3 산화막(20)과 제 1 산화막(12)을 선택적으로 식각하여 제 2 콘택홀을 형성한다.
도 1e에서와 같이, 상기 제 4 감광막(21)을 제거한 후, 상기 제 2 콘택홀을 포함하여 제 3 산화막(20)상에 배선용 제 1 금속층을 형성하고, 상기 제 1 금속층을 에치백한다. 여기서 제 1 금속층의 에치백 공정으로 상기 제 2 콘택홀내에 제 1 금속층 플러그(22)를 형성한다.
그리고 상기 제 1 금속층 플러그(22)를 포함하여 제 3 산화막(20)상에 접착용 물질(23)과 배선용 제 2 금속층(24)을 차례로 형성하여 주변 영역에 배선을 형성한다.
그러나 종래의 반도체 소자 및 그 제조 방법은 커패시터를 형성한 후 상기 커패시터상에 배선을 형성하므로 셀 영역과 주변 영역간의 단차가 커지며, 상기 커패시터와 배선 형성 공정에서 각각 물질을 증착시키기 때문에 증착 공정 및 세정 공정이 많아 공정이 복잡하다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 영역과 주변 영역간의 단차가 작고 단순한 공정으로 커패시터와 배선을 형성하는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 구조 단면도
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 제 1 산화막
33: 제 1 하부 전극 34: 제 2 감광막
35: 제 2 산화막 36: 제 3 감광막
37: 접착용 물질 38a: 제 2 하부 전극
38b: 플러그층 39: 제 3 하부 전극
40: 유전막 41: 제 6 감광막
42: 금속층
본 발명의 반도체 소자는 기판상에 제 1, 제 4 콘택홀을 갖으며 형성되는 제 1 절연막, 상기 제 1 콘택홀을 포함하여 제 1 절연막상의 제 4 콘택홀 일측에 형성되는 제 1 하부 전극, 상기 제 4 콘택홀상의 제 3 콘택홀을 갖으며 상기 제 1 하부 전극 일측의 제 1 절연막상에 형성되는 제 2 절연막, 상기 제 1 콘택홀을 중심으로 상기 제 1 하부 전극상의 소정 부위에 서로 연결된 두 개의 기둥 형성을 갖으며 차례로 형성되는 접착용 물질과 제 2 하부 전극, 상기 제 3, 제 4 콘택홀내에 형성되는 플러그층, 상기 제 1, 제 2 하부 전극과 접착용 물질 및 제 1 절연막 표면상에 그리고 상기 제 2 절연막 측면에 차례로 형성되는 제 3 하부 전극과 유전막과, 상기 유전막을 포함한 전면에 상부 전극인 동시에 상기 플러그층과 전기적으로 연결되는 도전층을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 반도체 소자의 제조 방법은 기판상에 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 콘택홀을 포함하여 제 1 절연막상의 소정 부위에 제 1 하부 전극을 형성하는 단계, 상기 제 1 하부 전극을 포함하여 제 1 절연막상에 제 2 절연막을 형성하는 단계, 상기 제 1 하부 전극상의 제 2 콘택홀과 제 1 콘택홀 일측의 제 4 콘택홀 및 상기 제 4 콘택홀상의 제 3 콘택홀이 형성되도록 상기 제 1 절연막과 제 2 절연막을 식각하는 단계, 상기 제 2 콘택홀내에 접착용 물질과 제 2 하부 전극을 형성하는 동시에 상기 제 3, 제 4 콘택홀내에 플러그층을 형성하는 단계, 상기 제 1, 제 2 하부 전극과 접착용 물질이 노출되도록 상기 제 2 절연막을 식각하는 단계, 상기 제 1, 제 2 하부 전극과 접착용 물질 표면상에 제 3 하부 전극과 유전막을 차례로 형성하는 단계와, 상기 유전막과 플러그층을 포함한 제 2 절연막상에 도전체를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 그 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 구조 단면도이고, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 도 2에서와 같이, 반도체 기판(31)상에 제 1, 제 4 콘택홀을 갖으며 형성되는 제 1 산화막(32), 상기 제 1 콘택홀을 포함하여 제 1 산화막(32)상의 제 4 콘택홀 일측에 형성되는 제 1 하부 전극(33), 상기 제 4 콘택홀상의 제 3 콘택홀을 갖으며 상기 제 1 하부 전극(33) 일측의 제 1 산화막(32)상에 형성되는 제 2 산화막(35), 상기 제 1 콘택홀을 중심으로 상기 제 1 하부 전극(33)상의 소정 부위에 서로 연결된 두 개의 기둥 형성을 갖으며 차례로 형성되는 접착용 물질(37)과 제 2 하부 전극(38a), 상기 제 3, 제 4 콘택홀내에 상기 제 2 하부 전극(38a)과 같은 물질로 형성되는 플러그층(38b), 상기 제 1, 제 2 하부 전극(33,38a)과 접착용 물질(37) 및 제 1 산화막(33) 표면상에 그리고 상기 제 2 산화막(35) 측면에 형성되는 제 3 하부 전극(39), 상기 제 3 하부 전극(39)상에 형성되는 유전막(40)과, 상기 유전막(40)을 포함한 전면에 형성되어 커패시터의 상부 전극인 동시에 상기 플러그층(38b)과 전기적으로 연결되어 배선 역할을 하는 금속층(42)으로 구성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, 셀 영역과 주변 영역이 정의된 반도체 기판(31)상에 제 1 산화막(32)과 제 1 감광막을 차례로 형성한 후, 상기 제 1 감광막을 커패시터의 제 1 하부 전극 콘택이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 산화막(32)을 선택적으로 식각하여 제 1 콘택홀을 형성하고, 상기 제 1 감광막을 제거 한다.
그리고 상기 제 1 콘택홀을 포함한 제 1 산화막(32)상에 커패시터의 하부 전극용 제 1 다결정 실리콘과 제 2 감광막(34)을 차례로 형성한 다음, 상기 제 2 감광막(34)을 상기 제 1 콘택홀을 중심으로 커패시터의 제 1 하부 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(34)을 마스크로 상기 제 1 다결정 실리콘을 선택적으로 식각하여 상기 반도체 기판(31)과 전기적으로 연결되는 제 1 하부 전극(33)을 형성한다.
도 3b에서와 같이, 상기 제 2 감광막(34)을 제거하고, 상기 제 1 하부 전극(33)을 포함하여 제 1 산화막(32)상에 제 2 산화막(35)과 제 3 감광막(36)을 차례로 형성한 다음, 상기 제 3 감광막(36)을 배선이 형성될 부위와 제 1 콘택홀을 중심으로 상기 제 1 하부 전극(33)상의 소정 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막(36)을 마스크로 상기 제 2 산화막(35)과 제 1 산화막(32)을 선택적으로 식각하여 상기 제 1 하부 전극(33)상에 제 2 콘택홀을 형성하는 동시에 상기 제 1 하부 전극(33) 일측의 반도체 기판(31)상에 상기 제 2 산화막(35)의 식각으로 제 3 콘택홀을 형성하고 그리고 상기 제 1 산화막(32)의 식각으로 제 4 콘택홀을 형성한다.
도 3c에서와 같이, 상기 제 3 감광막(36)을 제거한 다음, 상기 제 2 콘택홀과 제 3 콘택홀을 포함한 제 2 산화막(35)상에 접착용 물질(37)과 제 4 감광막을 차례로 형성한다.
그리고 상기 제 4 감광막을 상기 제 3 콘택홀상에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 이용하여 상기 접착용 물질(37)을 선택적으로 식각한 후, 상기 제 4 감광막을 제거한다.
이어 상기 제 3 콘택홀을 포함한 접착용 물질(37)상에 제 2 다결정 실리콘을 형성한 후, 상기 제 2 산화막(35)을 에치 스톱퍼(Etch Stopper)로 하여 CMP(Chemical Mechanical Polishing) 방법으로 상기 접착용 물질(37)과 제 2 다결정 실리콘을 식각한다. 여기서 상기 제 2 다결정 실리콘의 식각으로 상기 제 1 하부 전극(33)상의 제 2 콘택홀 내벽에 제 2 하부 전극(38a)을 그리고 동시에 상기 제 3, 제 4 콘택홀 내벽에 배선의 플러그층(38b)을 형성한다.
도 3d에서와 같이, 상기 제 2 하부 전극(38a)과 플러그층(38b)을 포함한 전면에 제 5 감광막을 도포하고, 상기 제 5 감광막을 상기 셀 영역에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 이용하여 상기 제 2 산화막(35)을 선택적으로 식각한 후, 상기 제 5 감광막을 제거한다.
도 3e에서와 같이, 상기 제 1, 제 2 하부 전극(33,38a)을 포함한 전면에 커패시터의 하부 전극용 제 3 다결정 실리콘, 유전막(40)과, 제 6감광막(41)을 차례로 형성한다. 여기서 상기 제 6감광막(41)은 상기 제 5 감광막과 반대의 성질을 갖는다.
그리고 상기 제 6감광막(41)을 상기 제 5 감광막의 선택적 노광 및 현상시 사용한 마스크를 이용하여 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 6감광막(41)을 마스크로 상기 플러그층(38b) 상측 부위의 상기 제 3 다결정 실리콘과 유전막(40)을 식각한다. 여기서 상기 제 3 다결정 실리콘의 식각으로 상기 제 2 산화막(35) 측면과 제 1, 제 2 하부 전극(33,38a) 및 접착용 물질(37) 그리고 제 1 산화막(32)의 표면상에 제 3 하부 전극(39)을 형성한다.
도 3f에서와 같이, 상기 제 6 감광막(41)을 제거한 후, 상기 유전막(40)을 포함한 전면에 커패시터의 상부 전극용이면서 동시에 배선용인 금속층(42)을 형성한다. 여기서 상기 제 1, 제 2, 제 3 하부 전극(33,38a,39)과 유전막(40) 그리고 금속층(42)으로 상기 셀 영역에 커패시터를 형성하고 동시에 상기 플러그층(38b)과 금속층(42)으로 상기 커패시터 일측의 주변 영역에 상기 커패시터와 동일한 높이로 배선층을 형성한다.
본 발명의 반도체 소자 및 그 제조 방법은 커패시터의 하부 전극과 배선의 콘택홀이 동시에 형성되기 때문에 상기 커패시터와 배선층을 동일한 높이로 동시에 형성하므로 상기 커패시터와 배선 형성 공정에서 증착 공정 및 세정 공정 횟수가 감소되어 공정이 단순하면서 상기 배선이 상기 커패시터의 상측에 형성되지 않고 일측에 형성되므로 셀 영역과 주변 영역간의 단차가 작아 소자의 수율성 및 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 기판상에 제 1, 제 4 콘택홀을 갖으며 형성되는 제 1 절연막;
    상기 제 1 콘택홀을 포함하여 제 1 절연막상의 제 4 콘택홀 일측에 형성되는 제 1 하부 전극;
    상기 제 4 콘택홀상의 제 3 콘택홀을 갖으며 상기 제 1 하부 전극 일측의 제 1 절연막상에 형성되는 제 2 절연막;
    상기 제 1 콘택홀을 중심으로 상기 제 1 하부 전극상의 소정 부위에 서로 연결된 두 개의 기둥 형성을 갖으며 차례로 형성되는 접착용 물질과 제 2 하부 전극;
    상기 제 3, 제 4 콘택홀내에 형성되는 플러그층;
    상기 제 1, 제 2 하부 전극과 접착용 물질 및 제 1 절연막 표면상에 그리고 상기 제 2 절연막 측면에 차례로 형성되는 제 3 하부 전극과 유전막;
    상기 유전막을 포함한 전면에 형성되어 상부 전극인 동시에 상기 플러그층과 전기적으로 연결되는 도전층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 기판상에 제 1 콘택홀을 갖는 제 1 절연막을 형성하는 단계;
    상기 제 1 콘택홀을 포함하여 제 1 절연막상의 소정 부위에 제 1 하부 전극을 형성하는 단계;
    상기 제 1 하부 전극을 포함하여 제 1 절연막상에 제 2 절연막을 형성하는 단계;
    상기 제 1 하부 전극상의 제 2 콘택홀과 제 1 콘택홀 일측의 제 4 콘택홀 및 상기 제 4 콘택홀상의 제 3 콘택홀이 형성되도록 상기 제 1 절연막과 제 2 절연막을 식각하는 단계;
    상기 제 2 콘택홀내에 접착용 물질과 제 2 하부 전극을 형성하는 동시에 상기 제 3, 제 4 콘택홀내에 플러그층을 형성하는 단계;
    상기 제 1, 제 2 하부 전극과 접착용 물질이 노출되도록 상기 제 2 절연막을 식각하는 단계;
    상기 제 1, 제 2 하부 전극과 접착용 물질 표면상에 제 3 하부 전극과 유전막을 차례로 형성하는 단계;
    상기 유전막과 플러그층을 포함한 제 2 절연막상에 도전체를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  3. 상기 제 2 항에 있어서,
    상기 제 2 하부 전극과 플러그층을 같은 물질로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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