KR20040006318A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 캐패시터 전극간의 공간 마진 및 충분한 캐패시턴스(Cs)를 확보 할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명은 소정의 하지층을 구비한 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막의 국소 부분을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 내에 질화막을 매립시키는 단계; 상기 결과물 상에 제2산화막을 형성하는 단계; 상기 제2산화막의 국소 부분을 식각하여 상기 질화막의 일부를 노출시키는 제2트렌치를 형성하는 단계; 상기 제1트렌치 내의 질화막을 제거하여 캐패시터 전극 형성영역을 한정하고 상기 제1 및 제2트렌치를 포함한 제3트렌치를 형성하는 단계; 상기 트렌치 표면 및 제2산화막 표면에 도전막을 형성하는 단계; 상기 제3트렌치가 완전히 매립되도록 도전막 상에 감광막을 도포하는 단계; 상기 제2산화막이 노출되도록 상기 감광막과 도전막을 CMP하는 단계; 및 상기 제3트렌치 내의 잔류하는 감광막을 제거하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는 캐패시터 전극간의 공간마진 및 충분한 캐패시턴스(Cs)을 확보할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

반도체 소자의 고성능화가 요구됨에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 하부전극과 상부전극 사이에 유전체막이 개재된 구조로서, 그 용량은 전극의 표면전과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다.

도 1a 내지 도 1e는 종래의 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 소자분리막이 구비된 반도체 기판(1) 상에 공지의 공정에 따라 워드라인 및 비트라인을 포함한 하지층(10)을 형성하고, 상기 하지층(10) 상에 산화막(12)을 형성한다. 여기서, 상기 하지층(10)은 워드라인과 상기 워드라인을 덮도록 형성된 절연막과 상기 절연막 내에 소오스 및 드레인 영역과 각각 콘택되도록 형성된 캐패시터용 플러그(11) 및 비트라인용 플러그와 상기 절연막 상에 비트라인용 플러그와 콘택되도록 형성된 비트라인(도시안됨)을 포함하는 것으로 이해될 수 있다.

도 1b를 참조하면, 상기 산화막(12) 상에 마스크패턴(14)을 형성하고, 상기 마스크패턴(14)을 이용하여 상기 산화막(12)을 식각하고, 이를 통해, 캐패시터용 플러그(11)를 노출시키는 트렌치(13)를 형성한다.

도 1c를 참조하면, 상기 마스크패턴을 제거한 후, 상기 트렌치(13) 표면 및 산화막(12) 상에 폴리실리콘막(15)을 형성하고, 상기 폴리실리콘막(15) 상에 상기 트렌치(13)를 완전히 매립할 정도의 두께로 감광막(16)을 도포한다.

도 1d를 참조하면, 상기 산화막(12) 표면이 노출되도록 상기 감광막(16)과 폴리실리콘막(15)을 CMP(Chemical Mechanical Polishing) 하고, 이를 통해, 캐패시터 하부전극(15a)을 형성한다. 이때, 상기 감광막(16)은 폴리실리콘막(15) 보다 식각선택비가 크기 때문에 트렌치(13) 내의 상기 상기 캐패시터 하부전극(15a)보다 낮은 높이로 잔류하게 된다.

도 1e를 참조하면, 상기 트렌치(13) 내에 잔류하는 감광막(16)을 제거하여 캐패시터 하부전극(15a)의 형성을 완성한다.

이후, 도시되지는 않았지만, 상기 캐패시터 하부전극(15a) 상에 유전체 및 상부전극을 차례로 형성하여 캐패시터를 완성한다.

그러나, 종래의 캐패시터 형성방법은 다음과 같은 문제점이 있다.

주지된 바와 같이, 반도체 소자의 고집적화에 따라 캐패시터 전극 형성면적이 작아짐으로써, 원하는 캐패시턴스(Cs)를 얻기 위하여 상기 캐패시터 전극의 높이가 증가되고 있다.

또한, 상기 캐패시터 전극의 높이 증가와 더불어 캐패시터 하부전극의 상부면의 면적은 하부면의 면적보다 상대적으로 크게 된다. 이 경우, 도 2에서 보여지는 바와 같이, 캐패시터 하부전극(15a)간 공간 마진을 확보하지 못하여 캐패시터 하부전극간의 브릿지(bridge) 현상(A)이 유발된다.

또한, 캐패시터용 플러그와 콘택되는 상기 캐패시터 하부전극의 하부면의 면적이 감소됨에따라, 상기 캐패시터 전극의 면적을 효율적으로 확보할 수 없다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 캐패시터 하부전극들간의 공간마진을 확보 하면서, 캐패시터 전극의 면적을 효율적으로 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데, 그 목적이 있다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 도면.

도 2는 종래의 기술에 따른 반도체 소자의 캐패시터 문제점을 설명하기 위한 사진.

도 3a 내지 도 3f는 본 발명의 기술에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 도면.

도 4는 본 발명에 따른 반도체 소자의 캐패시터 개선점을 설명하기 위한 사진.

-도면의 주요 부분에 대한 부호의 설명-

21 : 반도체 기판 30 : 하지층

32 : 캐패시터용 콘택플러그 34 : 제1산화막

36 : 제1트렌치 38 : 질화막

40 : 제2산화막 42 : 마스크패턴

44 : 제2트렌치 46 : 제3트렌치

48 : 폴리실리콘막 50 : 감광막

52 : 캐패시터 하부전극

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은, 소정의 하지층을 구비한 반도체 기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막의 국소 부분을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치 내에 질화막을 매립시키는 단계; 상기 결과물 상에 제2산화막을 형성하는 단계; 상기 제2산화막의 국소 부분을 식각하여 상기 질화막의 일부를 노출시키는 제2트렌치를 형성하는 단계; 상기 제1트렌치 내의 질화막을 제거하여 캐패시터 전극 형성영역을 한정하고 상기 제1 및 제2트렌치를 포함한 제3트렌치를 형성하는 단계; 상기 트렌치 표면 및 제2산화막 표면에 도전막을 형성하는 단계; 상기 제3트렌치가 완전히 매립되도록 도전막 상에 감광막을 도포하는 단계; 상기 제2산화막이 노출되도록 상기 감광막과 도전막을 CMP하는 단계; 및 상기 제3트렌치 내의 잔류하는 감광막을제거하는 단계를 포함한다.

본 발명에 따르면, 캐패시터 전극 영역을 한정하는 트렌치를 두번에 나누어 형성하여, 캐패시터 전극의 높이를 증가시켜 충분한 캐패시턴스(Cs)를 얻을 수 있으며, 또한, 상기 캐패시터 전극간의 공간마진을 확보할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 3a를 참조하면, 소자분리막이 구비된 반도체 기판(21) 상에 공지의 공정에 따라 워드라인 및 비트라인을 포함한 하지층(30)을 형성하고, 상기 하지층(30) 상에 제1산화막(34)을 형성한다.

여기서, 상기 하지층(30)은 워드라인과 상기 워드라인을 덮도록 형성된 절연막과 상기 절연막 내에 소오스 및 드레인 영역과 각각 콘택되도록 형성된 캐패시터용 플러그(32) 및 비트라인용 플러그와 상기 절연막 상에 비트라인용 플러그와 콘택되도록 형성된 비트라인(도시안됨)을 포함하는 것으로 이해될 수 있다.

계속해서, 상기 제1산화막(34)의 국소 부분을 선택적으로 식각하여 상기 캐패시터용 콘택플러그(32)를 노출시키는 제1트렌치(36)를 형성한다. 그런다음, 상기 제1산화막(34) 상에 상기 제1트렌치(36)를 매립하도록 질화막(38)을 증착한 후, 상기 제1산화막(34)이 노출될때까지 상기 질화막을 CMP 한다..

도 3b를 참조하면, 상기 결과물 상에 제2산화막(40)을 증착하고, 상기 제2산화막(40) 상에 마스크패턴(42)을 형성한후, 상기 마스크패턴(42)을 이용해서 제2산화막(40)의 국소 부분을 선택적으로 식각하여 질화막(38)의 일부 표면을 노출시키는 제2트렌치(44)를 형성한다.

도 3c를 참조하면, 상기 마스크패턴을 제거한 상태에서, 제1트렌치(36) 내의 질화막을 인산 용액을 이용한 습식식각으로 제거하고, 이 결과로서, 제1 및 제2 트렌치로 구성되고 캐패시터 전극 형성영역을 한정하는 제3트렌치(46)를 형성한다.

도 3d를 참조하면, 상기 제3트렌치(46) 표면 및 제2산화막(40) 상에 캐패시터 전극용 도전막, 예컨대, 폴리실리콘막(48)을 증착한 후, 상기 폴리실리콘막(48) 상에 상기 트렌치(46)를 매립하도록 감광막(50)을 도포한다.

도 3e를 참조하면, 상기 감광막(50)과 상기 제2산화막(40) 표면이 노출될때까지 상기 감광막과 폴리실리콘막(48)을 CMP 한다. 이를 통해, 캐패시터 하부전극 (48a)을 형성한다.

여기서, 본 발명은 캐패시터 하부전극 영역을 두번에 나누어 형성하기 때문에, 같은 높이의 종래 캐패시터 하부전극과 대비하여, 본 발명에 따른 캐패시터 하부전극은 상부면의 면적이 감소되며, 이에 따라, 이웃하는 캐패시터 하부전극들간에 브릿지 발생을 방지할 수 있다.

도 4는 본 발명에 따라 형성된 캐패시터 하부전극을 보여주는 사진으로서, 보여지는 바와 같이, 캐패시터 하부 전극(48a)의 상부면 면적은 종래의 그것 보다 감소되며, 따라서, 이웃하는 캐패시터 하부전극들간에 공간 마진이 확보된다.

또한, 본 발명은 캐패시터 하부전극 영역을 두번에 나누어 형성하기 때문에 종래와 비교하여 상기 캐패시터 하부전극의 하부면 면적을 증가시킬 수 있으며, 이에 따라, 상기 캐패시터 하부전극의 콘택 면적을 안정적으로 확보할 수 있다.

도 2f를 참조하면, 상기 트렌치(46)내에 잔류하는 감광막을 제거하여 캐패시터 하부전극(48a)의 형성을 완성한다.

이후, 도시되지는 않았지만, 상기 캐패시터 하부전극(48a) 상에 유전막과 상부전극을 차례로 형성하여 본 발명에 따른 캐패시터를 형성한다.

이상에서와 같이, 본 발명은 10000Å 이상의 높은 캐패시터 전극 형성시 캐패시터 전극 형성영역을 한정하는 트렌치를 두번에 나누어 형성함으로써, 상기 캐패시터 전극 상부면의 면적을 감소시켜 이웃하는 캐패시터 전극들간에 브릿지 발생을 방지할 수 있으며, 아울러, 상기 캐패시터 전극 하부면의 면적을 증가시켜 콘택 면적을 증가시킬 수 있어서 안정적으로 캐패시턴스(Cs)를 확보할 수 있는 바, 소자의 수율 및 신뢰성을 확보할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.

Claims (2)

1. 소정의 하지층을 구비한 반도체 기판 상에 제1산화막을 형성하는 단계;

   상기 제1산화막의 국소 부분을 식각하여 제1트렌치를 형성하는 단계;

   상기 제1트렌치 내에 질화막을 매립시키는 단계;

   상기 결과물 상에 제2산화막을 형성하는 단계;

   상기 제2산화막의 국소 부분을 식각하여 상기 질화막의 일부를 노출시키는 제2트렌치를 형성하는 단계;

   상기 제1트렌치 내의 질화막을 제거하여 캐패시터 전극 형성영역을 한정하고 상기 제1 및 제2트렌치를 포함한 제3트렌치를 형성하는 단계;

   상기 트렌치 표면 및 제2산화막 표면에 도전막을 형성하는 단계;

   상기 제3트렌치가 완전히 매립되도록 도전막 상에 감광막을 도포하는 단계;

   상기 제2산화막이 노출되도록 상기 감광막과 도전막을 CMP하는 단계; 및

   상기 제3트렌치 내의 잔류하는 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 질화막을 제거하는 단계는 인산 용액을 이용한 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.