KR19980085269A - 반도체 소자의 커패시터 제조방법 - Google Patents
반도체 소자의 커패시터 제조방법 Download PDFInfo
- Publication number
- KR19980085269A KR19980085269A KR1019970021327A KR19970021327A KR19980085269A KR 19980085269 A KR19980085269 A KR 19980085269A KR 1019970021327 A KR1019970021327 A KR 1019970021327A KR 19970021327 A KR19970021327 A KR 19970021327A KR 19980085269 A KR19980085269 A KR 19980085269A
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon
- insulating film
- forming
- capacitor
- contact hole
- Prior art date
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 커패시터의 전기적 특성의 열화를 방지하는데 적당한 반도체 소자의 커패시터 제조방법에 관한 것으로서, 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 콘택홀 내부에 제 1 절연막의 표면과 동일 높이로 제 1 폴리 실리콘을 형성하는 단계와, 상기 제 1 폴리 실리콘을 포함한 기판의 전면에 제 2 절연막을 형성하고 상기 제 1 폴리 실리콘 및 그에 인접한 제 1 절연막의 표면이 노출되도록 상기 제 2 절연막을 선택적으로 제거하는 단계와, 상기 제 2 절연막을 포함한 기판의 전면에 제 2 폴리 실리콘을 형성하고 상기 표면이 노출된 제 1 폴리 실리콘 및 그에 인접한 제 1 절연막상에 제 2 폴리 실리콘을 형성하는 단계와, 상기 제 2 절연막을 제거하고 제 1, 제 2 폴리 실리콘을 포함한 기판의 전면에 유전체막 및 제 3 폴리 실리콘을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 커패시터의 특성 열화를 방지하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 반도체 기판(11)상에 산화막(12)을 형성하고, 상기 산화막(12)상에 제 1 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(13)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(13)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 노출되도록 상기 산화막(12)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
도 1b에 도시한 바와같이 상기 제 1 포토레지스트(13)를 제거하고, 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘(15)과 USG(Undoped Silicate Glass)(16)를 차례로 형성한다.
이어, 상기 USG(16)상에 제 2 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(17)를 패터닝하고, 상기 패터닝된 제 2 포토레지스트(17)를 마스크로 이용하여 상기 콘택홀(14)과 그에 인접한 산화막(12)상측에만 남도록 USG(16) 및 제 1 폴리 실리콘(15)을 선택적으로 제거한다.
도 1c에 도시한 바와같이 상기 제 2 포토레지스트(17)를 제거하고, 상기 잔존하는 USG(16)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘을 형성하고, 에치백 공정을 실시하여 상기 USG(16) 및 제 1 폴리 실리콘(15)의 양측면에 측벽 폴리 실리콘(18)을 형성한다.
이때 상기 제 1 폴리 실리콘(15)과 측벽 폴리 실리콘(18)은 커패시터의 하부전극이고 실린더(Cylinder)형으로 형성한다.
도 1d에 도시한 바와같이 상기 USG(16)를 제거하고, 상기 측벽 폴리 실리콘(18) 및 제 1 폴리 실리콘(15)을 포함한 반도체 기판(11)의 전면에 유전체막(19)과 커패시터의 상부전극용 제 3 폴리 실리콘(20)을 형성한다.
그러나 이와같이 종래의 반도체 소자의 커패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 기판과 콘택되는 커패시터 하부전극의 얼라인 마진(Align Margin)이 거의 없다.
둘째, 커패시터의 하부전극상측에 첨점이 발생하여 커패시터의 면적감소와 전기적 특성 열화 현상이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 커패시터의 면적감소 및 전기적 특성의 열화를 방지할 수 있는데 적당한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 산화막
23 : 제 1 포토레지스트 24 : 콘택홀
25 : 제 1 폴리 실리콘 26 : USG
27 : 제 2 포토레지스트 28 : 제 2 폴리 실리콘
29 : 제 3 포토레지스트 30 : 유전체막
31 : 제 3 폴리 실리콘
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터 제조방법은 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 콘택홀 내부에 제 1 절연막의 표면과 동일 높이로 제 1 폴리 실리콘을 형성하는 단계와, 상기 제 1 폴리 실리콘을 포함한 기판의 전면에 제 2 절연막을 형성하고 상기 제 1 폴리 실리콘 및 그에 인접한 제 1 절연막의 표면이 노출되도록 상기 제 2 절연막을 선택적으로 제거하는 단계와, 상기 제 2 절연막을 포함한 기판의 전면에 제 2 폴리 실리콘을 형성하고 상기 표면이 노출된 제 1 폴리 실리콘 및 그에 인접한 제 1 절연막상에 제 2 폴리 실리콘을 형성하는 단계와, 상기 제 2 절연막을 제거하고 제 1, 제 2 폴리 실리콘을 포함한 기판의 전면에 유전체막 및 제 3 폴리 실리콘을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 커패시터 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체 기판(21)상에 산화막(22)을 형성하고, 상기 산화막(22)상에 제 1 포토레지스트(23)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(23)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(23)를 마스크로 이용하여 상기 반도체 기판(21)의 표면이 노출되도록 상기 산화막(22)을 선택적으로 제거하여 콘택홀(24)을 형성한다.
도 2b에 도시한 바와같이 상기 제 1 포토레지스트(23)를 제거하고, 상기 콘택홀(24)을 포함한 반도체 기판(21)의 전면에 제 1 폴리 실리콘(25)을 형성하고, 상기 콘택홀(24) 내부에만 남도록 에치백 공정을 실시한다.
이때 에치백 공정이 완료된 후 상기 제 1 폴리 실리콘(25)은 산화막(22)의 표면과 동일 높이가 되도록 한다.
도 2c에 도시한 바와같이 상기 제 1 폴리 실리콘(25)을 포함한 반도체 기판(21)의 전면에 USG(26)를 형성하고, 상기 USG(26)상에 제 2 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(27)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(27)를 마스크로 이용하여 상기 제 1 폴리 실리콘(25)의 표면과 그에 인접한 산화막(22)의 표면이 노출되도록 상기 USG(26)를 선택적으로 제거한다.
도 2d에 도시한 바와같이 상기 제 2 포토레지스트(27)를 제거하고, 상기 USG(26)를 포함한 반도체 기판(21)의 전면에 제 2 폴리 실리콘(28)을 형성하고, 상기 제 2 폴리 실리콘(28)상에 제 3 포토레지스트(29)를 도포한 후, 에치백 공정을 실시하여 상기 콘택홀(24)의 부분에 완전히 채워지도록 한다.
도 2e에 도시한 바와같이 상기 잔존하는 제 3 포토레지스트(29)를 마스크로 이용하여 화학 기계적 경연 연마(CMP : Chermical Mechanical Polishing)이나 블랭킷(Blanket) 건식식각을 통해 첨점발생을 방지하여 상기 USG(26)상측의 상기 제 2 폴리 실리콘(28)을 제거한다.
이어, 상기 제 3 포토레지스트(29) 및 USG(26)를 제거하고, 상기 제 1, 제 2 폴리 실리콘(25)을 포함한 반도체 기판(21)의 전면에 유전체막(30)과 커패시터의 상부전극용 제 3 폴리 실리콘(31)을 형성한다.
이때 상기 USG(26)은 습식식각(Wet Etch) 공정으로 제거한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 커패시터 제조방법에 있어서 커패시터와 콘택의 얼라인 마진을 확보할 수 있으며, 하부전극의 첨점에 의한 커패시터의 전기적 특성 열화를 방지할 수 있는 효과가 있다.
Claims (3)
- 반도체 기판상에 콘택홀을 갖는 제 1 절연막을 형성하는 단계;상기 콘택홀 내부에 제 1 절연막의 표면과 동일 높이로 제 1 폴리 실리콘을 형성하는 단계;상기 제 1 폴리 실리콘을 포함한 기판의 전면에 제 2 절연막을 형성하고 상기 제 1 폴리 실리콘 및 그에 인접한 제 1 절연막의 표면이 노출되도록 상기 제 2 절연막을 선택적으로 제거하는 단계;상기 제 2 절연막을 포함한 기판의 전면에 제 2 폴리 실리콘을 형성하고 상기 표면이 노출된 제 1 폴리 실리콘 및 그에 인접한 제 1 절연막상에만 남도록 선택적으로 제거하는 단계;상기 제 2 절연막을 제거하고 제 1, 제 2 폴리 실리콘을 포함한 기판의 전면에 유전체막 및 제 3 폴리 실리콘을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 폴리 실리콘을 선택적으로 제거하는 단계는 CMP나 블랭킷 건식식각으로 제거함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 폴리 실리콘을 선택적으로 제거하는 단계에 있어서,상기 제 2 폴리 실리콘을 포함한 기판의 전면에 절연막을 형성하는 단계;상기 콘택홀 부분에 완전히 채워지도록 상기 절연막의 전면에 에치백 공정을 실시하는 단계;상기 절연막을 마스크로 이용하여 CMP 나 블랭킷 건식식각으로 제 2 폴리 실리콘을 선택적으로 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970021327A KR19980085269A (ko) | 1997-05-28 | 1997-05-28 | 반도체 소자의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970021327A KR19980085269A (ko) | 1997-05-28 | 1997-05-28 | 반도체 소자의 커패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980085269A true KR19980085269A (ko) | 1998-12-05 |
Family
ID=65988385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970021327A KR19980085269A (ko) | 1997-05-28 | 1997-05-28 | 반도체 소자의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980085269A (ko) |
-
1997
- 1997-05-28 KR KR1019970021327A patent/KR19980085269A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100333726B1 (ko) | 반도체소자제조방법 | |
| KR19980085269A (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100313957B1 (ko) | 커패시터 제조방법 | |
| KR100289661B1 (ko) | 반도체 소자의 제조방법 | |
| KR100694996B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100379531B1 (ko) | 반도체 소자의 제조방법 | |
| KR100612554B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| KR100381030B1 (ko) | 반도체 소자의 제조 방법 | |
| KR19990043724A (ko) | 반도체소자의 제조방법 | |
| KR0168358B1 (ko) | 반도체 장치의 미세 접촉창 형성 방법 | |
| KR100529379B1 (ko) | 반도체 캐패시터의 제조 방법 | |
| KR100475882B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR100280549B1 (ko) | 커패시터 제조방법 | |
| KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
| KR100382537B1 (ko) | 반도체소자의커패시터제조방법 | |
| KR100399966B1 (ko) | 반도체 소자 제조방법 | |
| KR100239427B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20000028095A (ko) | 반도체소자의 제조방법 | |
| KR100386625B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010063078A (ko) | 캐패시터의 제조방법 | |
| KR100244404B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR100258202B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100388213B1 (ko) | 반도체 소자의 저장전극 형성방법 | |
| KR100252892B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR20040070482A (ko) | 플래시 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |