KR20010081154A - 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 도전영역을 구비하는 셀부 및 주변부를 구비하는 반도체기판 상부에 상기 셀부의 도전영역에 연결되는 플러그와 이를 둘러싸는 산화막을 형성하는 공정과, 상기 플러그와 산화막을 덮도록 절연막을 형성하는 공정과, 상기 절연막을 사진식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 공정과, 상기 절연막과 상기 트렌치를 따라 도전층을 형성하는 공정과, 상기 트렌치를 덮도록 상기 도전층 상에 Barc막을 도포하는 공정과, 상기 주변부에 위치하는 도전층 부분을 덮는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 하여 상기 도전층을 에치백하여 상기 플러그에 연결되는 캐패시터 하부전극을 형성하는 공정과, 상기 주변부의 도전층 부분을 덮는 감광막을 제거하는 공정과, 상기 캐패시터 하부전극 상에 캐패시터 유전막과 캐패시터 상부전극을 각각 형성하는 공정을 포함하도록 구성되며, 종래 기술에서의 SOG막 도포, SOG막 에치백 및 SOG막 습식식각 공정을 생략할 수 있어서 제조공정을 단순화할 수 있고, 종래 기술에서 SOG막을 사용하기에 야기되는 이물 발생 및 숏트원인을 미연에 방지할 수 있어서 생산 수율을 향상시킬 수 있다.

Description

반도체소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 제조방법에 관한 것으로 DRAM과 같은 반도체장치에 사용되는 Reverse BOX형 캐패시터를 구비하는 반도체소자의 제조방법에 관한 것이다.

도 1a부터 도 1f는 종래 기술에 따른 반도체소자의 제조공정을 나타낸 것이다.

도 1a를 참조하면, 도전영역(도면미표시)을 구비하는 셀부 및 주변부를 구비하는 반도체기판(도면미표시) 상부에 셀부의 도전영역에 연결되는 플러그(12A)(12B)와이들을 둘러싸는 산화막(11)을 형성한다.

그 다음, 그 상부에 질화막(13)과 TEOS막(14)을 연속적으로 형성한 후에, 질화막(14)과 TEOS막(13)을 사진식각하여 플러그(12A)(12B)의 상단을 노출시키는 트렌치를 형성한다.

그 다음, 플러그(12A)(12B)를 포함하는 기판의 전면을 덮되, 트렌치의 형상이 나타나도록 캐패시터 하부전극용 도전층(15L)을 증착한다. 이 과정에서 캐패시터 하부전극용 도전층(15L)은 트렌치에서 후퇴하는 형상의 리세스영역(19A)(19B)을 가지게 된다.

도 1b를 참조하면, 캐패시터 하부전극용 도전층(15L)을 충분히 덮도록 SOG막(16)을 도포한 후에, 캐패시터 하부전극용 도전층(15L)의 상단이 노출될때까지 SOG막(16)을 에치백한다. 이 때, 캐패시터 하부전극용 도전층(15L)의 리세스영역(19A)(19B)에는 SOG막(16)을 잔류시킨다.

도 1c를 참조하면, 캐패시터 하부전극용 도전층(15L)의 노출부분을 그 하단의 TEOS막(14)이 노출될때까지 에치백으로 제거한다. 그 결과, 캐패시터 하부전극용 도전층(15L)은 셀부에서 플러그(12A)(12B)에 각각 연결되는 크라운 형상의 캐패시터 하부전극(15A)(15B)으로 형성된다.

도 1d를 참조하면, 캐패시터 하부전극(15A)(15B) 상에 잔류되어 있는 SOG막(16)을 습식식각으로 제거하여 캐패시터 하부전극(15A)(15B)의 상면을 노출시킨다. 이 때, 주변부에서는 TEOS막(14)이 노출된다.

도 1e를 참조하면, 주변부를 덮는 감광막(PR)을 형성한다. 이 때, 셀부의 TEOS막(14) 부분은 감광막(PR)에 블로킹되지 않고 그대로 노출된다.

도 1f를 참조하면, 주변부를 덮는 감광막(PR)을 마스크로 하여 노출된 셀부의 TEOS막(14) 부분을 습식식각으로 제거한다. 그 다음, 주변부를 덮고 있는 감광막(PR)을 제거한다.

그 다음, 후속공정을 진행하여 반도체소자를 제조한다.

종래 기술에서는 크라운형상의 캐패시터를 형성하기 위해서 SOG막 도포, SOG막 에치백, 캐패시터 하부전극용 도전층 에치백, SOG막 습식식각 등의 4개 공정이 필요하고, 셀부 및 주변부 간의 단차없이 셀부의 TEOS막을 제거하기 위해서 감광막형성, 감광막 습식식각등의 2개 공정이 필요하다. 따라서, 공정이 복잡하여 제조비용의 증가 및 이에 따른 이물질의 발생원인이 된다. 특히, SOG막 도포 및 SOG막 에치백시 발생된 이물은 캐패시터 하부전극용 도전층을 에치백하는 과정에서 치명적인 숏트(short)를 유발시키는 원인으로 작용한다. 또한, 감광막 형성시에 오정렬 발생시에 셀부내의 이물질 남음 또는 주변부의 산화 이물질 발생하여 후공정 진행시에 불량을 유발하게 된다.

본 발명은 상기 종래 기술에 따른 문제점을 해결할 수 있는 반도체소자의 제조방법을 제공하고자 한다.

본 발명은 Barc막을 이용하여 제조공정이 단순화된 반도체소자의 제조방법을 제공하고자 한다.

본 발명은 상기 목적을 달성하기 위하여, 도전영역을 구비하는 셀부 및 주변부를구비하는 반도체기판 상부에 상기 셀부의 도전영역에 연결되는 플러그와 이를 둘러싸는 산화막을 형성하는 공정과, 상기 플러그와 산화막을 덮도록 절연막을 형성하는 공정과, 상기 절연막을 사진식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 공정과, 상기 절연막과 상기 트렌치를 따라 도전층을 형성하는 공정과, 상기 트렌치를 덮도록 상기 도전층 상에 Barc막을 도포하는 공정과, 상기 주변부에 위치하는 도전층 부분을 덮는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 하여 상기 도전층을 에치백하여 상기 플러그에 연결되는 캐패시터 하부전극을 형성하는 공정과, 상기 주변부의 도전층 부분을 덮는 감광막을 제거하는 공정과, 상기 캐패시터 하부전극 상에 캐패시터 유전막과 캐패시터 상부전극을 각각 형성하는 공정을 포함하는 반도체소자의 제조방법을 제공한다.

도 1a부터 도 1f는 종래 기술에 따른 반도체소자의 제조공정도

도 2a부터 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조공정도

<도면의 주요부분에 대한 부호의 설명>

21. 산화막. 22A,22B. 제1, 제2 플러그.

23. 질화막. 24. TEOS막.

25L. 캐패시터 하부전극용 도전층. 25A,25B. 캐패시터 하부전극.

26. Barc막.

29A,29B. 도전층의 리세스영역.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명을 설명하면 다음과 같다.

도 2a부터 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조공정을 나타낸 것이다.

도 2a를 참조하면, 도전영역(도면미표시)을 구비하는 셀부 및 주변부를 구비하는 반도체기판(도면미표시) 상부에 도전영역(도면미표시)에 연결된 플러그(22A)(22B)와 이들을 둘러싸는 산화막(21)을 형성한다.

그 다음, 그 상부에 질화막(23)과 TEOS막(24)을 연속적으로 형성한 후에, 질화막(23)과 TEOS막(24)을 사진식각하여 플러그(22A)(22B)의 상단을 노출시키는 트렌치를 각각 형성한다.

그 다음, 플러그(22A)(22B)를 포함하는 기판의 전면을 덮되, 트렌치의 형상이 그대로 나타나도록 캐패시터 하부전극용 도전층(25L)을 증착한다. 이 때, 캐패시터 하부전극용 도전층(25l)은 실리콘층을 사용할 수 있다. 이 과정에서 캐패시터 하부전극용 도전층(25L)은 셀부의 트렌치에서 후퇴하는 형상의 리세스영역(29A)(29B)을 가지게 된다.

도 2b를 참조하면, 캐패시터 하부전극용 도전층(25L)의 리세스영역(29A)(29B)을 덮도록 Barc막(26)을 도포한다. 이 때, Barc막(26)이 판 전면에 도포될 수 있도록 한다.

그 다음, 주변부에 위치하는 캐패시터 하부전극용 도전층(25L) 부분을 덮는 감광막(PR)을 형성한다.

도 2c를 참조하면, 주변부의 캐패시터 하부전극용 도전층(25L)을 덮는 감광막(PR)을 마스크로 하여 캐패시터 하부전극용 도전층(25L)의 노출된 부분을 그 하단의 TEOS막(24)이 노출될때까지 에치백으로 제거한다. 그 결과, 캐패시터 하부전극용 도전층(25L)은 셀부에서 플러그(22A)(22B)에 연결되는 크라운 형상의 캐패시터 하부전극(25A)(25B)으로 형성된다. 주변부에는 도전층(25')이 그대로 존재한다.

도 2d를 참조하면, 감광막(PR)을 제거한 후에, 기판 상에 남아 있는 Barc막(26)을 에싱으로 제거하여 캐패시터 하부전극(25A)(25B)의 상면을 노출시킨다. 이 과정에서 셀부에서의 캐패시터 하부전극(25A)과 캐패시터 하부전극(25B) 사이에 존재하는 TEOS막(24)은 잔류된다.

그 다음, TEOS막(24)을 습식식각으로 제거한다.

상술한 바와 같이, 본 발명은 Reverse BOX구조 캐패시터에서 캐패시터 하부전극용 도전층을 증착한 후, 이 도전층을 에치백하기 전에 주변부를 덮는 감광막을 형성한 후에 이를 마스크로하여 도전층을 에치백하는 기술을 보여준다.

본 발명은 Barc를 사용하여 종래 기술에서의 SOG막 도포, SOG막 에치백 및 SOG막 습식식각 공정을 생략할 수 있어서 제조공정을 단순화할 수 있다. 또한, 종래 기술에서 SOG막을 사용하기에 야기되는 이물 발생 및 숏트원인을 미연에 방지할 수 있어서 생산 수율을 향상시킬 수 있다.

본 발명은 제시된 실시예 뿐만 아니라. 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.

Claims (3)

1. 도전영역을 구비하는 셀부 및 주변부를 구비하는 반도체기판 상부에 상기 셀부의 도전영역에 연결되는 플러그와 이를 둘러싸는 산화막을 형성하는 공정과,

   상기 플러그와 산화막을 덮도록 절연막을 형성하는 공정과,

   상기 절연막을 사진식각하여 상기 플러그를 노출시키는 트렌치를 형성하는 공정과,

   상기 절연막과 상기 트렌치를 따라 도전층을 형성하는 공정과,

   상기 트렌치를 덮도록 상기 도전층 상에 Barc막을 도포하는 공정과,

   상기 주변부에 위치하는 도전층 부분을 덮는 감광막을 형성하는 공정과,

   상기 감광막을 마스크로 하여 상기 도전층을 에치백하여 상기 플러그에 연결되는 캐패시터 하부전극을 형성하는 공정과,

   상기 주변부의 도전층 부분을 덮는 감광막을 제거하는 공정과,

   상기 캐패시터 하부전극 상에 캐패시터 유전막과 캐패시터 상부전극을 각각 형성하는 공정을 포함하는 반도체소자의 제조방법.
2. 청구항 1에 있어서,

   상기 절연막은 질화막과 TEOS막을 연속적으로 증착하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 청구항 1에 있어서,

   상기 캐패시터 하부전극용 도전층을 실리콘층인 것을 특징으로 하는 반도체소자의 제조방법.