KR20020017845A - 반도체소자의 비트라인 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000011229 interlayer Substances 0.000 claims abstract description 29
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 6
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 claims description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims 1
- 230000001052 transient effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 239000006117 anti-reflective coating Substances 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 반도체기판의 주변회로부의 반도체기판과 게이트전극에 비트라인 콘택 식각 공정을 실시하는 반도체소자의 비트라인 형성방법에 있어서, 반도체기판에 게이트절연막, 게이트전극 및 하드마스크층의 적층구조를 형성하는 공정과, 상기 적층구조 상부를 평탄화시키는 층간절연막을 형성하는 공정과, 상기 층간절연막 상부에 반사방지막을 형성하는 공정과, 상기 반사방지막, 층간절연막 및 하드마스크층을 식각하여 상기 게이트전극을 노출시키는 제1콘택홀을 형성하는 동시에 상기 반도체기판의 콘택 예정 부분 상측의 반사방지막과 일정두께의 층간절연막을 식각하는 공정과, 상기 반도체기판의 콘택 예정 부분 상측의 층간절연막을 식각하여 상기 반도체기판을 노출시키는 제2콘택홀을 형성하는 공정으로 게이트전극이나 반도체기판의 손상을 최소하며 비트라인 콘택 식각공정을 실시함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히 반도체소자의 주변회로부에서 반도체기판 및 워드라인에 접속되는 비트라인을 형성하기 위한 비트라인 콘택 식각 공정을 설명하는 것이다.
반도체소자 제조 공정중 비트라인 콘택공정은 주변회로부의 반도체기판과 게이트전극 상부에 동시에 연결하도록 형성한다.
식각공정에서 요구되는 사항은 게이트전극 상부에 하드마스크층인 질화막을 완벽히 제거하여 게이트전극과의 접촉이 잘 이루어져야 하며, 반도체기판의 손실을 최소화하는 것이다.
반도체소자의 고집적화에 따라 비트라인 콘택홀의 크기가 감소함에 따라 노광 마진의 확보를 위하여 유기물 또는 무기물 반사방지막을 사용한다.
따라서, 비트라인 콘택 식각공정은 반사방지막, 산화막, 질화막은 식각이 잘되고 폴리실리콘에 대한 선택비가 우수한 식각 조건이 요구된다.
그러나, 하나의 식각조건으로 상부의 모든 조건을 만족하기는 어렵기 때문에 두가지 다른 식각조건을 연이어 행함으로써 만족시킬 수 있다.
종래기술에서는 반사방지막을 제거한 후에 두 번째 단계에서 폴리실리콘에 대한 선택비가 질화막에 대한 선택비보다 높은 혼합가스로 식각한다.
그러나, 일반적으로 질화막 식각과 폴리실리콘의 손실 최소화는 트레이드 오프 ( trade-off ) 관계에 있기 때문에 최고의 공정확보가 어렵다.
일례로, 질화막의 식각마진을 높이기 위하여 산소가스가 필요한데, 산소가스는 반도체기판 식각에도 크게 기여하기 때문에 동일한 식각조건으로 두가지 요구사항을 최대로 만족시키기 어렵다.
상기한 바와같이 종래기술에 따른 반도체소자의 비트라인 형성방법은, 게이트전극 상부의 하드마스크층을 완벽히 제거하고 반도체기판과 게이트전극에 손상을 주지않는 조건으로 콘택식각공정을 실시할 수 없어 반도체소자의 비트라인 콘택공정을 어렵게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극 상측의 하드마스크층, 산화막, 반사방지막을 일차 식각하고 산화막과 폴리실리콘의 식각선택비 차이를 이용하여 반도체기판 상부의 산화막을 식각함으로써 비트라인 콘택식각공정을 용이하게 실시하는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 본 발명의 실시예에 따라 형성된 반도체소자의 비트라인 형성방법을 도시한 단면도.
도 2 는 본 발명의 콘택 식각 공정후를 각각 도시한 사진.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 게이트산화막
15 : 게이트전극 17 : 하드마스크층
19 : 층간절연막 21 : 반사방지막
23 : 감광막패턴 25 : 제1콘택홀
27 : 제2콘택홀
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법은, 반도체기판의 주변회로부의 반도체기판과 게이트전극에 비트라인 콘택 식각 공정을 실시하는 반도체소자의 비트라인 형성방법에 있어서, 반도체기판에 게이트절연막, 게이트전극 및 하드마스크층의 적층구조를 형성하는 공정과, 상기 적층구조 상부를 평탄화시키는 층간절연막을 형성하는 공정과, 상기 층간절연막 상부에반사방지막을 형성하는 공정과, 상기 반사방지막, 층간절연막 및 하드마스크층을 식각하여 상기 게이트전극을 노출시키는 제1콘택홀을 형성하는 동시에 상기 반도체기판의 콘택 예정 부분 상측의 반사방지막과 일정두께의 층간절연막을 식각하는 공정과, 상기 반도체기판의 콘택 예정 부분 상측의 층간절연막을 식각하여 상기 반도체기판을 노출시키는 제2콘택홀을 형성하는 공정을 포함하는 것을 특징으로한다.
본 발명의 원리는, 게이트전극 상부에 질화막으로 구비되는 하드마스크층과, 층간절연막으로 구비되는 산화막과, 그 상부에 형성되는 반사방지막을 비슷한 식각선택비 차이로 식각하여 상기 게이트전극을 노출시키는 제1차 식각공정을 실시하고, 반도체기판의 비트라인 콘택 예정영역 상부에 남아 있는 층간절연막인 산화막과 반도체기판인 실리콘과의 식각선택비 차이를 이용하여 제2차 식각공정을 실시하여 반도체기판과 게이트전극을 각각 노출시키는 비트라인 콘택홀을 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명의 실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.
도 1a 에 도시된 바와같이, 반도체기판(11) 상에 게이트전극을 형성한다.
이때, 상기 게이트전극은 반도체기판(11)과의 계면에 게이트산화막(13)이 구비되고, 상측에 하드마스크층(17)이 질화막이나 산화막으로 500 - 3000 Å 두께 형성되어 구비된다.
그 다음, 전체표면상부를 평탄화시키는 층간절연막(19)을 산화막으로 형성한다. 이때, 상기 층간절연막(19)은 인슈트 ( in-situ ) 방법이나 증착후 CMP 나 에치백공정을 이용하여 상기 하드마스크층(17) 상측으로 500 - 3000 Å 두께 형성한다.
그리고, 상기 층간절연막(19) 상부에 반사방지막(21)을 형성한다.
그 다음, 상기 반사방지막(21) 상부에 감광막패턴(23)을 형성한다.
이때, 상기 감광막패턴(23)은 주변회로부의 비트라인 콘택홀을 형성하기 위하여 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 1b 에 도시된 바와같이, 상기 감광막패턴(23)을 마스크로하여 상기 반사방지막(21)과 층간절연막(19) 및 하드마스크층(17)을 식각하여 제1콘택홀(25)을 형성한다.
이때, 상기 반도체기판(11)의 예정된 부분 상부의 층간절연막(19)도 상기 제1콘택홀(25)과 유사한 깊이로 식각된다.
그리고, 상기 식각공정은 반사방지막(21), 층간절연막(19) 및 하드마스크층(17)의 식각선택비 차이를 비슷하게 하기 위하여 CF4/O2/Ar 혼합가스를 이용하여 실시한 것이다.
또한, 상기 식각공정은, 상기 하드마스크층(17)이 산화막인 경우 -20 ∼ +20 퍼센트의 타겟으로 하드마스크층(17)을 식각하고, 질화막인 경우는 0 ∼ 50 퍼센트 범위내에서 과도식각한다.
그리고, 상기 하드마스크층(17)인 질화막인 경우는, 상기 반사방지막(21) 식각이 가능하고 산화막의 질화막에 대한 식각선택비가 0.25 - 4 : 1 인 범위를 갖는 조건으로 식각한다.
도 1c 에 도시된 바와같이, 도 1b 의 공정후 연속적으로 상기 반도체기판(11)과 층간절연막(19)의 식각선택비 차이를 이용하여 CHF3/CO/Ar 혼합가스로 상기 층간절연막(19)을 식각함으로써 상기 반도체기판(11)의 예정된 부분을 노출시키는 제2콘택홀(27)을 형성한다
이때, 상기 식각공정은 카본-불소계 가스, 예를들면 CF4, C2F6, C3F8, C4F8, C5F8, CHF3, CH2F2등의 가스를 사용하며, ICP, ECR, RIE, SWP 및 헬리콘 식각장비로 실시한다.
도 2 는, 도 1a 내지 도 1c 의 단계에 따라 게이트전극 상측과 반도체기판 상측의 비트라인 콘택홀 형태를 도시하는 사진이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 게이트전극 상부의 하드마스크층을 먼저 식각하여 제1콘택홀을 형성하고 남아 있는 반도체기판 상부의 층간절연막을 식각하는 제2콘택홀을 형성하는 공정으로 주변회로부에 비트라인 콘택홀을 형성하되, 식각선택비 차이를 이용하여 실시함으로써 게이트전극 및 반도체기판의 손상을 최소화하여 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.
Claims (7)
- 반도체기판의 주변회로부의 반도체기판과 게이트전극에 비트라인 콘택 식각 공정을 실시하는 반도체소자의 비트라인 형성방법에 있어서,반도체기판에 게이트절연막, 게이트전극 및 하드마스크층의 적층구조를 형성하는 공정과,상기 적층구조 상부를 평탄화시키는 층간절연막을 형성하는 공정과,상기 층간절연막 상부에 반사방지막을 형성하는 공정과,상기 반사방지막, 층간절연막 및 하드마스크층을 식각하여 상기 게이트전극을 노출시키는 제1콘택홀을 형성하는 동시에 상기 반도체기판의 콘택 예정 부분 상측의 반사방지막과 일정두께의 층간절연막을 식각하는 공정과,상기 반도체기판의 콘택 예정 부분 상측의 층간절연막을 식각하여 상기 반도체기판을 노출시키는 제2콘택홀을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 하드마스크층은 500 - 3000 Å 두께의 산화막이나 질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 층간절연막은 인슈트 공정으로 상기 하드마스크층 상부로 500 - 3000 Å 두께 만큼 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 층간절연막은 증착 공정후 상기 하드마스크층 상부로 500 - 3000 Å 두께 만큼 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 하드마스크층 식각공정시 상기 하드마스크층이 산화막일 때 -20 ∼ +20 퍼센트의 타겟으로 실시하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 하드마스크층 식각공정시 상기 하드마스크층이 질화막일 때 0 - 50 퍼센트의 과도식각으로 실시하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
- 제 1 항에 있어서,상기 제2콘택홀을 형성하는 식각공정은, 카본-불소계 가스를 사용하여 ICP, ECR, RIE, SWP 및 헬리콘 식각장비로 실시하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000051360A KR20020017845A (ko) | 2000-08-31 | 2000-08-31 | 반도체소자의 비트라인 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000051360A KR20020017845A (ko) | 2000-08-31 | 2000-08-31 | 반도체소자의 비트라인 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19686596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020017845A (ko) |
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