KR20050116665A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 대한 것으로써, 특히 스토리지 노드 콘택 플러그를 형성한 후 반도체 기판 상에 잔류하는 폴리실리콘층을 제거하면서 셀 영역의 층간절연막과 폴리실리콘층 사이에 발생하는 리세스(recese)를 방지하기 위하여, 폴리실리콘이 식각되면서 층간절연막도 식각되는 가스를 사용하고 층간절연막과 폴리실리콘층의 식각비율을 조절하여 식각 조건을 최적화시키는 반도체 소자의 형성 방법이다.

Description

반도체 소자의 형성 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 형성 방법에 대한 것으로써, 특히 스토리지 노드 콘택 플러그를 형성한 후 반도체 기판 상에 잔류하는 폴리실리콘층을 제거하면서 층간절연막과 폴리실리콘층 사이에 발생하는 리세스(recese)를 방지하기 위하여 식각 조건을 최적화시키는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자가 고집적화 되면서 캐패시터의 용량을 증가시키기 위하여 스토리지 노드 콘택을 위한 층간절연막을 1000Å의 두께로 형성한다. 이때, 셀 영역과 스토리지 노드 콘택이 형성되지 않는 주변 회로 영역 사이에 단차가 발생하게 되는데, 이로 인해 셀 영역에 스토리지 노드 콘택 플러그를 형성한 후 주변 회로 영역에 폴리실리콘층이 잔존하게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도면에 있어서 ⓐ 및 ⓑ는 각각 반도체 기판의 셀 영역과 주변회로 영역을 나타낸다.
도 1a를 참조하면, 스토리지 노드 콘택홀이 구비된 층간절연막(20)을 반도체 기판(10) 상에 형성한다. 다음에는 반도체 기판(10) 전체 면에 스토리지 노드 콘택홀을 매립하는 폴리실리콘층(130)을 형성한다. 이때, 셀 영역(ⓐ)과 주변 회로 영역(ⓑ)에 단차가 발생하여 주변 회로 영역(ⓑ)에 폴리실리콘층(30)이 셀 영역(ⓐ)에 비해 상대적으로 두껍게 형성된다.
도 1b를 참조하면, 전면 식각 공정을 수행하여 층간절연막(20)을 노출시킨다. 이때, 식각 가스로 HBr/Cl2 혼합 가스를 이용하는데, 주변 회로 영역(ⓑ)의 폴리실리콘층(20)은 모두 제거되지 않는 문제가 발생한다.
도 1c를 참조하면, 반도체 기판(10) 상부에 잔존하는 폴리실리콘층(20)을 제거하기 위하여 C2F6 가스를 이용하여 과도식각하는 단계를 수행한다. 이때, 셀 영역(ⓐ)의 스토리지 노드 콘택 플러그의 폴리실리콘층(30)도 식각되어 층간절연막(20)과 폴리실리콘층(30) 사이에 리세스(recese)가 발생하게 된다. 스토리지 노드 콘택홀 내에 과도하게 리세스(recese)가 발생하는 경우 하부 구조와 브릿지 되는 현상이 발생하거나, 이 후 층간산화막(미도시)을 형성하는 공정에서 보이드(Void) 발생을 유발할 수 있는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 스토리지 노드 콘택 플러그를 형성한 후 반도체 기판 상에 잔류하는 폴리실리콘층을 제거하면서 층간절연막과 폴리실리콘층 사이에 발생하는 리세스(recese)를 방지하기 위하여, 폴리실리콘층을 과도식각하는 단계에서 폴리실리콘층이 식각되면서 층간절연막도 식각되는 가스를 이용하고 층간절연막과 폴리실리콘층의 식각비를 조절는 반도체 소자의 형성 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 스토리지 노드 콘택홀이 구비된 층간절연막을 반도체 기판 상에 형성하는 단계와, 상기 스토리지 노드 콘택홀을 매립하는 폴리실리콘층을 전체 표면 상부에 형성하는 단계와, 전면 식각 공정을 수행하여 상기 층간절연막을 노출시키는 단계와, 상기 반도체 기판 상부에 잔존하는 폴리실리콘층을 제거하기 위하여 C2F6 가스를 이용하여 1차 과도식각하는 단계 및 상기 반도체 기판 주변회로 영역의 폴리실리콘층이 모두 제거되도록 층간절연막까지 식각되는 CF4/O2/Ar 혼합 가스를 이용하여 2차 과도식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 2b는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도면에 있어서 ⓐ 및 ⓑ는 각각 반도체 기판의 셀 영역과 주변회로 영역을 나타낸다.
도 2a를 참조하면, 스토리지 노드 콘택홀이 구비된 층간절연막(120)을 반도체 기판(100) 상에 형성한다. 다음에는 반도체 기판(100) 전체 면에 스토리지 노드 콘택홀을 매립하는 폴리실리콘층(130)을 형성한다.
도 2b를 참조하면, 전면 식각 공정을 수행하여 층간절연막(120)을 노출시킨다. 이때, 전면 식각하는 공정은 HBr/Cl2 혼합 가스를 사용하여 수행하는 것이 바람직하다. 다음에는 층간절연막(120) 상부에 잔존하는 폴리실리콘층(130)을 제거하기 위하여 C2F6 가스를 이용하여 1차 과도식각하는 단계를 수행한다.
도 2c를 참조하면, 반도체 기판(100) 주변회로 영역(ⓑ)의 폴리실리콘층(130)이 모두 제거되도록 층간절연막(120)까지 식각되는 CF4/O2/Ar 혼합 가스를 이용하여 2차 과도식각하는 단계를 수행한다. 이때, 식각조건은 소스 파워만을 사용하되, 1000 내지 2000W 의 전압을 인가하고, 30 내지 100 mTorr의 고압을 유지하면서 CF4/O2/Ar 혼합 가스는 4:1:8의 유량비율로 50 내지 100sccm을 주입하면서 수행하는 것이 바람직하다.
[표 1]은 본 발명에 따른 폴리실리콘층(130)과 층간절연막(120)의 식각비를 웨이퍼의 위치별로 산정한 데이터이다.
[표 1] Film 별 식각 비율 (Å/30sec)
Left Bottom Center Top Right Average 선택비
층간절연막 792 777 833 815 798 803 2.42
폴리실리콘층 329 334 341 333 330 333
상술한 바와 같이, 층간절연막(120)과 폴리실리콘층(130)이 식각되는 비율이 2:1인 조건을 갖게 된다. 따라서, 폴리실리콘층(130)과 층간절연막(120) 사이에 단차가 없어지게 된다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자의 스토리지 노드 콘택 플러그를 형성한 후 반도체 기판 상에 잔존하는 폴리실리콘층을 제거하는 단계에서 폴리실리콘층 및 층간절연막도 동시에 식각되는 CF4/O2/Ar 혼합 가스를 사용함으로써, 층간절연막과 폴리실리콘층 사이에 리세스(recese)가 발생하지 않도록 한다. 따라서, 반도체 소자의 하부 구조와의 브릿지 되는 현상이나, 이 후 공정에서의 보이드 발생 문제가 생기지 않는 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 층간절연막
30, 130 : 폴리실리콘층 ⓐ : 셀 영역
ⓑ : 주변 회로 영역

Claims (4)

  1. 스토리지 노드 콘택홀이 구비된 층간절연막을 반도체 기판 상에 형성하는 단계;
    상기 스토리지 노드 콘택홀을 매립하는 폴리실리콘층을 전체 표면 상부에 형성하는 단계;
    전면 식각 공정을 수행하여 상기 층간절연막을 노출시키는 단계;
    상기 층간절연막 상부에 잔존하는 폴리실리콘층을 제거하기 위하여 C2F6 가스를 이용하여 1차 과도식각하는 단계; 및
    상기 반도체 기판 주변회로 영역의 폴리실리콘층이 모두 제거되도록 CF4/O2/Ar 혼합 가스를 이용하여 2차 과도식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1항에 있어서,
    상기 전면 식각 공정은 HBr/Cl2 혼합 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1항에 있어서,
    상기 2차 과도식각단계는 소스 파워만을 사용하되, 1000 내지 2000W 의 전압을 인가하고, 30 내지 100 mTorr의 고압을 유지하면서 CF4/O2/Ar 혼합 가스는 4:1:8의 유량 비율로 50 내지 100sccm을 주입하면서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1항에 있어서,
    상기 2차 과도식각 단계에서 층간절연막과 폴리실리콘이 식각되는 비율은 2:1인 조건을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
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