KR20030096660A - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

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KR20030096660A
KR20030096660A KR1020020033641A KR20020033641A KR20030096660A KR 20030096660 A KR20030096660 A KR 20030096660A KR 1020020033641 A KR1020020033641 A KR 1020020033641A KR 20020033641 A KR20020033641 A KR 20020033641A KR 20030096660 A KR20030096660 A KR 20030096660A
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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 자기정렬콘택 형성시 게이트전극 및 하드마스크의 손실을 최소화하고, 공정마진을 확보하며, 콘택저항을 최소화하기에 적합한 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 그 상부에 적층된 제1 내지 제3하드마스크를 구비하는 다수의 게이트전극을 형성하는 단게; 상기 게이트전극 사이를 채우며 상기 제3하드마스크와 평탄화된 절연막을 형성하는 단계; 상기 제3하드마스크를 제거하여 상기 제2하드마스크를 노출시키는 제1오픈부를 형성하는 단계; 상기 제2하드마스크 및 상기 절연막 일부를 선택적으로 제거하여 상기 제1하드마스크를 노출시키며 상기 절연막으로 소정의 폭만큼 확장된 제2오픈부를 형성하는 단계; 상기 제2오픈부를 매립하며 상기 제1하드마스크와 동일한 물질로 이루어진 제4하드마스크를 형성하는 단계; 상기 제4하드마스크를 포함한 전체 구조 상부에 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 제2절연막 및 상기 절연막을 선택적으로 식각하여 상기 게이트전극 사이의 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 자기정렬콘택(SelfAlign Contact; 이하 SAC이라 함) 형성 방법에 관한 것이다.
소자의 집적도 향상을 통하여 포토레지스트를 이용한 패턴 형성 공정 자체의 마진과 오버래이의 정확도(Overlay accuracy)를 안정적으로 확보하기가 어렵게 됨에 따라 SAC 공정이 도입되었는 바, SAC 공정은 콘택홀 등의 패턴을 형성함에 있어서 별도의 마스크를 사용하지 않고 이미 증착된 물질을 이용하여 식각을 하는 방식으로 비용 감소에 큰 역할을 하는 것으로, SAC 공정 자체는 여러가지 방법을 사용하고 있으나 대표적인 방법으로는 질화막을 식각방지막으로 사용한다.
또한, 집적도 증가에 따라 층간 콘택 공정이 적용되었고, 이러한 층간 콘택을 이용한 플러그가 도입되었다. 예컨대, 0.15㎛급 반도체소자에서는 비트라인콘택(Bitline contact)과 스토리지노드콘택(Storagenode contact)을 형성할 때 원형(Hole type) 콘택마스크를 사용하는데, 이는 사진식각공정의 오정렬(Mis-alignment)로 인하여 콘택영역 확보에 어려움이 있다. 이를 개선하기 위하여 이종의 절연막질간 예컨대, 산화막과 질화막의 식각선택비 차이를 이용하는 전술한 바와 같은 SAC 공정을 도입하였다.
SAC에 의한 플러그 식각시 T형 플러그 마스크 또는 I형 플러그 마스크를 이용하는데, 이는 플러그간을 절연시키기 위한 산화막을 식각하여 플러그 콘택홀을 형성한 후, 플러그 콘택홀에 예컨대, 폴리실리콘을 증착하고 이를 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 평탄화시켜 콘택홀에 플러그를 매립시키는 기술인 바, 층간절연막(Inter Layer Dielectric; ILD)에 의해 절연된 하부전도층과 상부전도층간의 콘택을 실시함에 있어서, 콘택홀 형성후 이 콘택홀 내부에만 폴리실리콘 등의 플러그 물질을 매립하여 플러그를 형성하는 이러한 방법이 널리 사용되고 있다.
그러나, T형 마스크를 이용한 SAC 플러그 공정은 비트라인콘택의 오정렬 여유는 충분하나, 스토리지코드콘택의 오정렬과 산화막 식각시 발생하는 경사 단면으로 인하여 충분한 콘택영역 확보에 문제가 있어, 0.13㎛급 반도체소자에서는 그 적용이 어렵다. 한편, I형 마스크를 이용한 SAC 고정은 소자분리마스크(ISOlation mask; 이하 ISO라 함)를 필드산화막(Field OXide; 이하 FOX이라 함) 위로 이동시켜 산화막을 식각하는 방법으로서, 최근에 주로 적용되는 기술이다.
도 1은 질화막을 식각방지막으로 사용하는 SAC 형성 공정을 도시한 단면도로서, 기판(10) 상에 이웃하는 게이트전극(11)이 형성되어 있으며, 그 측벽에는 스페이서(13)가 형성되어 있으며, 그 상부에는 SAC 공정시 게이트전극의 손실을 방지하기 위한 질화막 계열의 식각방지막 즉, 하드마스크(12)가 형성되어 있다.
한편, 전술한 바와 종래의 SAC에 의한 플러그 형성 공정은 다음과 같은 문제점이 있는 바, 도 1은 이러한 구조 상부에 층간절연막(14)을 증착한 후, 스토리지노드 또는 비트라인 등의 콘택 플러그 형성을 위한 SAC 공정시 'A'와 같이 하드마스크(12)와 게이트전극(11)의 손실을 나타내고 있다. 이러한 SAC 공정 진행시 기판(10) 하부의 불순물 접합영역까지 식각 타겟을 하고 식각 진행시 전술한 'A'와 같은 손실을 피할 수 없다.
즉, 식각 공정시 하지층과의 통전을 위해 과도식각(Over etch)을 진행하여야 하는데 이 때, 상부의 게이트전극(11) 등의 전도층은 계속적으로 오픈된 상태에서어택(Attack)을 받게 되는 바, 이는 후속 플러그 등의 전도성 물질과의 단락을 유발하여 소자의 전기적 특성 열화 및 수율을 떨어뜨리는 요인이 된다.
따라서, 전술한 문제점을 근본적으로 개선하기 위해선 식각시 고선택비의 식각 조건을 개발하여야 하나 현재까지 개발된 식각가스의 한계 및 플라즈마 식각장비의 한계 등 현실적인 어려움이 있다.
또한, 소자간 절연막으로 질화막 예컨대, 도 1의 스페이서(13)가 사용됨에 따라 기생정전용량의 증가를 초래하게 되며, 충분한 절연을 위해 질화막 즉, 도 1의 스페이서(13)의 두께를 증대시키기 때문에 콘택오픈영역을 충분히 확보하기가 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 자기정렬콘택 형성시 게이트전극 및 하드마스크의 손실을 최소화하고, 공정마진을 확보하며, 예컨대, 셀콘택 등의 콘택저항을 최소화하기에 적합한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 질화막을 식각방지막으로 사용하는 SAC 형성 공정을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 기판21 : 게이트절연막
22 : 게이트전극23 : 제1하드마스크
26 : 절연막29 : 제4하드마스크
31 : 콘택홀
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 그 상부에 적층된 제1 내지 제3하드마스크를 구비하는 다수의 게이트전극을 형성하는 단게; 상기 게이트전극 사이를 채우며 상기 제3하드마스크와 평탄화된 절연막을 형성하는 단계; 상기제3하드마스크를 제거하여 상기 제2하드마스크를 노출시키는 제1오픈부를 형성하는 단계; 상기 제2하드마스크 및 상기 절연막 일부를 선택적으로 제거하여 상기 제1하드마스크를 노출시키며 상기 절연막으로 소정의 폭만큼 확장된 제2오픈부를 형성하는 단계; 상기 제2오픈부를 매립하며 상기 제1하드마스크와 동일한 물질로 이루어진 제4하드마스크를 형성하는 단계; 상기 제4하드마스크를 포함한 전체 구조 상부에 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 제2절연막 및 상기 절연막을 선택적으로 식각하여 상기 게이트전극 사이의 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
본 발명은 제1 내지 제3의 3중 구조로 이루어진 게이트 하드마스크를 형성하고 층간절연막을 평탄화한 후, 하드마스크 일부와 층간절연막 일부를 식각하여 게이트 선폭보다 큰 임계치수의 오픈부를 형성한 다음, 제1하드마스크와 동일한 물질로 오픈부를 매립함으로써, SAC 공정시 측벽 절연막의 손상을 최소화하며 원하는 식각 프로파일을 얻을 수 있고, 이 때 누설전류 특성이 열악한 질화막 계열의 스페이서를 생략할 수 있게 하여 질화막에 따른 기생정전용량의 증가와 콘택영역의 축소를 방지할 수 있도록 하는 것을 그 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 자기정렬콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.
도 2a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(20) 상에 이웃하며, 그 상부에 적층된 제1하드마스크(23)와 제2하드마스크(24) 및 제3하드마스크(25)를 구비하는 다수의 게이트전극(22)을 형성한다.
구체적으로, 산화막계열의 게이트절연막(21)과 폴리실리콘, 텅스텐, 텅스텐 실리사이드 또는 텅스텐질화막 등을 단독 또는 혼합하여 게이트전극(22)을 형성하고, 텅스텐, 텅스텐 실리사이드, 텅스텐질화막 또는 질화막을 이용하여 제1하드마스크(23)를 형성하며, 산화막을 이용하여 제2하드마스크(24)를 형성한 다음, 텅스텐, 텅스텐 실리사이드, 텅스텐질화막 또는 질화막을 이용하여 제3하드마스크(25)를 형성한다.
여기서, 제1 및 제3하드마스크(23, 25)는 500Å ∼ 3000Å의 두께로 형성하며, 제2하드마스크(24)는 100Å ∼ 1000Å의 두께로 형성하는 것이 바람직하다.
전술한 각 하드마스크 및 게이트전극의 형성은 통상적으로 전술한 각각을 이루는 물질을 적층한 다음, 게이트전극 마스크를 이용한 사진식각 공정을 통해 형성한다.
게이트전극(22) 패턴 사이의 스페이스를 충분히 채울 수 있을 정도로 BPSG(BoroPhospho Silicate Glass)막, APL(Advanced Planalization Layer)막,HDP(High Density Plasma)산화막 또는 HSQ(Hydrogen SilsesQuioxane)등을 단독 또는 적층하여 2000Å ∼ 10000Å의 두께로 절연막(26)을 형성한다.
이어서 도 2b에 도시된 바와 같이, 제3하드마스크(25)가 노출될 때까지 CMP 또는 전면식각을 통해 절연막(26)을 식각하여 제3하드마스크(25)와 절연막(26)이 평탄화되도록 한다.
이어서 도 2c에 도시된 바와 같이, 예컨대, 인산계 용액 등의 습식세정 용액을 이용하여 제3하드마스크(25) 만을 선택적으로 제거하여 제2하드마스크(24) 표면을 노출시키는 제1오픈부(27)를 형성한다.
이 때, 제3하드마스크(25)가 모두 제거될 정도의 식각시간과 용액의 농도를 제3하드마스크(25)의 형성된 두께와 물질에 따라 적절하게 조절한다.
다음으로 도 2d에 도시된 바와 같이, 제2하드마스크(24) 및 절연막(26) 일부를 제거하여 제1하드마스크(23)를 노출시키며 절연막(26)으로 소정의 폭만큼 확장된 제2오픈부(28)를 형성한다.
이 때, 불소계 플라즈마를 이용한 건식식각 및/또는 불산계 습식용액 또는 완충산화막식각제를 이용한 습식식각에 의해 도 2d에 도시된 바와 같은 식각 프로파일 또는 도면에 도시되지는 않았지만 등방성 프로파일을 얻을 수 있으며, 제2오픈부(28)는 게이트전극(22)의 측면으로 소정의 폭만큼 확장되었으므로, 게이트전극(22) 폭보다 넓게 되는 바, 게이트전극(22)의 폭보다 5% ∼ 30% 정도 크게하는 것이 바람직하다.
이어서, 전술한 제1하드마스크(23)와 동일한 물질 예컨대, 텅스텐, 텅스텐실리사이드, 텅스텐질화막 또는 질화막을 이용하여 제2오픈부(28)를 매립시킴으로써, 제4하드마스크(29)를 형성한다.
따라서, 게이트전극(22)은 그 상부에 제1하드마스크(23)와 제4하드마스크(29)의 이중 하드마스크를 갖게 된다.
한편, 제4하드마스크(29) 증착 후 절연막(26)과 평탄화시킬 수도 있으며, 별도의 평탄화 공정을 생략할 수도 있는 바, 이는 제4하드마스크(29) 자체의 두께가 후속 SAC 식각 공정에서 그다지 큰 공정상의 부담을 주지않기 때문이다.
이어서, 제4하드마스크(29) 상에 예컨대, 셀 콘택 등의 콘택 형성을 위한 포토레지스트 패턴(30)을 형성한 다음, 포토레지스트 패턴(30)을 식각마스크로 절연막(26)을 선택적으로 식각하여 게이트전극(22) 사이의 기판(20) 표면을 노출시키는 콘택홀(31)을 형성하는 바, 도 2e는 이러한 일련의 과정 후의 공정 단면을 도시한다.
한편, 전술한 절연막(26) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C6F6등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
따라서, 게이트 하드마스크 상층부 보호를 통해 측벽 질화막의 손상을 최소화가 가능한 SAC 공정의 식각 프로파일을 얻을 수 있고, 이 때 누설전류 특성이 산화막에 비해 열악한 질화막 계열의 스페이서를 사용하지 않아 질화막에 따른 기생정전용량의 증가를 방지할 수 있으며 콘택영역의 축소를 방지할 수 있다.
이어서, 세정공정을 통해 SAC 공정에 따른 식각부산물을 제거한다.
전술한 본 발명은, 게이트전극 하드마스크 구조를 그 사이에 산화막 계열을 포함하는 다수의 적층구조로 형성한 후, 식각공정을 통해 산화막 계열의 하드마스크까지 제거하면서 절연막 일부까지 제거하여 확장시킨 오픈부를 형성한 다음, 오픈부를 매립하도록 질화막 계열의 하드마스크를 전면 증착하고, 후속 SAC 공정을 실시함으로써, SAC 공정의 식각마진 증대와 게이트전극의 측벽 스페이서로 사용되던 질화막을 사용하지 않도록 하여 기생정전용량의 증가를 방지하고, 콘택저항을 감소시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 형성시 식각마진 및 오버랩 마진을 증대시킬 수 있고, 콘택저항 및 기생정전용량을 감소시킬 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (9)

  1. 기판 상에 그 상부에 적층된 제1 내지 제3하드마스크를 구비하는 다수의 게이트전극을 형성하는 단게;
    상기 게이트전극 사이를 채우며 상기 제3하드마스크와 평탄화된 절연막을 형성하는 단계;
    상기 제3하드마스크를 제거하여 상기 제2하드마스크를 노출시키는 제1오픈부를 형성하는 단계;
    상기 제2하드마스크 및 상기 절연막 일부를 선택적으로 제거하여 상기 제1하드마스크를 노출시키며 상기 절연막으로 소정의 폭만큼 확장된 제2오픈부를 형성하는 단계;
    상기 제2오픈부를 매립하며 상기 제1하드마스크와 동일한 물질로 이루어진 제4하드마스크를 형성하는 단계;
    상기 제4하드마스크를 포함한 전체 구조 상부에 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 상기 제2절연막 및 상기 절연막을 선택적으로 식각하여 상기 게이트전극 사이의 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 제2오픈부는 상기 게이트전극의 폭보다 5% 내지 30%만큼 더 넓은 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 제1하드마스크와 제3하드마스크는 텅스텐, 텅스텐 실리사이드 또는 질화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제3하드마스크를 500Å ∼ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 제2하드마스크는 산화막을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 5 항에 있어서,
    상기 제2하드마스크를 100Å ∼ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 1 항에 있어서,
    상기 제3하드마스크를 제거하는 단계에서 인산계 용액을 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 1 항에 있어서,
    상기 제2하드마스크 및 상기 절연막 일부를 제거하는 단계에서 불산계 용액 또는 완충산화막식각제를 사용하는 습식식각 또는 불소계 플라즈마를 이용하는 건식각 중 적어도 하나를 이용하는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제 1 항에 있어서,
    상기 절연막을 BPSG(BoroPhospho Silicate Glass)막, APL(Advanced Planalization Layer)막, HSQ(Hydrogen SilsesQuioxane)막 또는 HDP(High DensityPlasma)산화막 중 적어도 하나를 포함하며, 2000Å ∼ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
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