KR100744001B1 - 랜딩 플러그 콘택 형성 방법 - Google Patents
랜딩 플러그 콘택 형성 방법 Download PDFInfo
- Publication number
- KR100744001B1 KR100744001B1 KR1020010030685A KR20010030685A KR100744001B1 KR 100744001 B1 KR100744001 B1 KR 100744001B1 KR 1020010030685 A KR1020010030685 A KR 1020010030685A KR 20010030685 A KR20010030685 A KR 20010030685A KR 100744001 B1 KR100744001 B1 KR 100744001B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- landing plug
- plug contact
- contact
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 74
- 239000010410 layer Substances 0.000 claims abstract description 34
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000007517 polishing process Methods 0.000 claims abstract description 7
- 239000000126 substance Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical group 0.000 claims description 9
- 230000003667 anti-reflective effect Effects 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- 239000005360 phosphosilicate glass Substances 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- 229910000077 silane Inorganic materials 0.000 claims description 4
- 239000005368 silicate glass Substances 0.000 claims description 3
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 랜딩 플러그 콘택 형성 방법에 관한 것이다. 본 발명은, 층간절연막 형성 후 평탄화 공정을 실시하여 소자들을 아이솔레이션시킨 후, 랜딩 플러그 콘택을 형성함으로써, 콘택 형성시의 공정 마진을 확보할 수 있어 콘택 오픈 결함 등의 문제를 원천적으로 방지할 수 있는 랜딩 플러그 콘택 형성 방법을 제공하는데 그 목적이 있다. 또한, 본 발명은, 플러그 형성시 선택적 에피택셜 성장법을 이용함으로써 후속 공정의 단순화를 기할 수 있는 랜딩 플러그 콘택 형성 방법을 제공하는데 다른 목적이 있다.
기판 상에 다수의 도전패턴을 형성하고, 상기 도전패턴의 측벽에 스페이서를 형성한 후, 그 결과물 전면에 층간절연막을 형성하는 제1단계; 상기 도전패턴 표면이 드러날 때까지 화학 기계적 연마 공정을 실시하는 제2단계; 상기 화학 기계적 연마 공정 후 잔류하는 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제3단계; 및 선택적 에피택셜 성장법을 이용하여 상기 콘택홀 내부를 부분 매립하는 플러그를 성장시키는 제4단계를 포함하여 이루어지는 랜딩 플러그 콘택 형성 방법을 제공한다.
랜딩 플러그 콘택, CMP, ARC, SEG, BPSG, HDP, PSG, USG.
Description
도 1a 내지 도 1c는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도,
도 2a 내지 도 2e는 본 발명에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판
21 : 게이트 산화막
22 : 게이트용 폴리실리콘층
23 : 게이트용 실리사이드층
24 : 하드마스크 질화막
25 : 스페이서
26 : 층간절연막
27 : 식각방지막
28 : 콘택홀
29 : 콘택 플러그
본 발명은 반도체 장치의 제조 방법에 관한 것으로 특히, 콘택 형성 방법에 관한 것으로 더욱 상세하게는, 랜딩 플러그 콘택(Landing plug contact) 형성 방법에 관한 것이다.
통상적인 플러그는 콘택 형성 부위에만 수직 방향으로 형성된다. 한편, 집적도를 향상시키기 위한 소자의 적층 구조를 형성하기 위하여 플러그 상에 형성될 다른 도전 패턴과의 콘택을 위한 또 다른 플러그가 형성되는 바, 이러한 다층의 플러그가 중첩되게 됨에 따라 상부로 갈수록 콘택의 사이즈가 감소하게 되어 집적도를 감소시키는 결과를 초래하므로 콘택 형성 부위 및 그 주변 영역까지 확장시켜 콘택 마진을 높일 수 있는 랜딩 플러그를 주로 이용하게 되었다.
그러나, 반도체 소자의 고집적화에 따라 이러한 랜딩 플러그 콘택 사이즈도 점점 작아지게 되어 오정렬(Misalign)과 콘택 오픈 결함(Contact open fail) 등의 문제가 발생하는 바, 이러한 문제점 역시 소자의 집적도 및 수율 향상을 위해 해결해야 할 과제로 남아 있다.
도 1a 내지 도 1c는 종래기술에 따른 랜딩 플러그 형성 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(1) 상에 게이트용 폴리실리콘층(3)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(4)이 적층된 다수의 워드라인을 형성한다.
구체적으로, 기판(1)과 게이트용 폴리실리콘층(3) 사이에 게이트 산화막(2)을 형성하며, 게이트용 실리사이드층(4) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 하드마스크 질화막(5)을 형성하며, 워드라인 측벽에 워드라인 스페이서(6)를 형성한다.
이어서, 다수의 워드라인을 포함한 전체 구조 상에 층간절연막(7)을 형성한 후, 화학 기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 층간절연막(7)을 평탄화시킨 다음, 후속 공정에 의해 형성될 전하저장 전극(Storage node)과 비트라인(Bitline)과 연결되는 콘택 부분을 정의하기 위해 층간절연막(7) 상에 감광막 패턴(10)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 감광막 패턴(10)을 식각 마스크로 한 식각 공정으로 층간절연막(7)의 노출된 부분을 식각하여, 전하저장 전극과 비트라인과 연결하는 랜딩 플러그 콘택(9)을 동시에 자기정렬 콘택(Self-Aligned Contact; 이하 SAC라 함) 방법으로 형성한 후 세정 공정을 실시하여 콘택 형성에 따른 레지듀를 제거한 후, 전체 구조 상에 플러그 콘택용 폴리실리콘층(8)을 증착한다.
한편, SAC 공정시 하드마스크 질화막(5)의 어택(Attack)을 최소화하기 위해 선택비가 높은 식각 물질을 사용하며, 이것은 다량의 폴리머를 유발하게 되어 발생 되는 폴리머에 의해 콘택 형성 부위에 경사(A)를 유발하게 되므로써, 'B'와 같이 오픈되는 영역이 좁아져 전체적인 소자의 저항을 증가시키는 요인으로 작용하거나, 심할 경우 'C'와 같이 콘택 오픈 결함이 발생하게 되는 바, 이것은 집적화가 가속화됨에 따라 더욱 큰 문제로 부각될 가능성이 있으며, 이러한 폴리머는 세정공정을 통해 용이하게 제거되지 않는다.
다음으로, 도 1c에 도시된 바와 같이, CMP 공정으로 하드마스크 질화막(5)이 충분히 노출되는 시점까지 플러그 콘택용 폴리실리콘층(8) 및 층간절연막(7)을 연마하여 폴리 콘택 형성 공정을 완료한다.
상기한 바와 같이 종래의 랜딩 플러그 형성 방법은 고집적화에 따른 콘택 사이즈의 감소와 다층 배선 구조에 부응하기에 미약한 치명적인 문제점이 있다.
한편, 이러한 콘택에서의 문제점을 극복하기 위해 SAC 공정시에 사용되는 식각 물질을 다른 것으로 대체하는 등의 방법이 있을 수 있으나, 이것 또한, 근본적인 문제를 해결하기에는 미약하다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 층간절연막 형성 후 평탄화 공정을 실시하여 소자들을 아이솔레이션시킨 후, 랜딩 플러그 콘택을 형성함으로써, 콘택 형성시의 공정 마진을 확보할 수 있어 콘택 오픈 결함 등의 문제를 원천적으로 방지할 수 있는 랜딩 플러그 콘택 형성 방법을 제공하는데 그 목적이 있다.
또한, 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 플러그 형성시 선택적 에피택셜 성장법을 이용함으로써 후속 공정의 단순화를 기할 수 있는 랜딩 플러그 콘택 형성 방법을 제공하는데 다른 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 다수의 도전패턴을 형성하고, 상기 도전패턴의 측벽에 스페이서를 형성한 후, 그 결과물 전면에 층간절연막을 형성하는 제1단계; 상기 도전패턴 표면이 드러날 때까지 화학 기계적 연마 공정을 실시하는 제2단계; 상기 화학 기계적 연마 공정 후 잔류하는 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제3단계; 및 선택적 에피택셜 성장법을 이용하여 상기 콘택홀 내부를 부분 매립하는 플러그를 성장시키는 제4단계를 포함하여 이루어지는 랜딩 플러그 콘택 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 2a 내지 도 2e를 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 랜딩 플러그 형성 공정을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(20) 상에 게이트용 폴리실리콘층(22)과 텅스텐 실리사이드 등의 게이 트용 실리사이드층(23)이 적층된 다수의 도전패턴 예컨대, 워드라인(이하 워드라인이라 함)을 형성한다.
즉, 기판(20)과 게이트용 폴리실리콘층(22) 사이에 게이트 산화막(21)을 형성하며, 게이트용 실리사이드층(23) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 하드마스크 질화막(24)을 형성하며, 워드라인 측벽에 워드라인 스페이서(25)를 형성한다.
이어서, 다수의 워드라인을 포함한 전체 구조 상에 층간절연막(26)을 형성한다.
구체적으로, 상기 층간절연막(26)은, BPSG(BoroPhosphorSilicate Glass), HDP(High Density Plasma) 산화막 또는 PSG(Phospho-Silicate Glass) 등의 산화막 계열 물질막을 이용하며, 특히 BPSG의 경우 3000Å ∼ 8000Å의 두께가 되도록 하는 바, 셀영역과 주변회로 영역의 단차 개선 및 CMP의 막 균일도(Uniformity)를 향상시키기 위하여 셀 오픈 마스크(Cell open mask)를 이용해 셀영역의 층간절연막(26)만 리세스(Recess)하는 것도 가능하다.
또한, 상기 스페이서(25)는 50Å ∼ 300Å의 두께를 갖는 질화막으로서, 증착 후 20 mTorr ∼ 50 mTorr의 압력 및 300W ∼ 800W의 파워를 유지하며, CHF3, CF4 , Ar 등의 가스 또는 이들의 혼합가스 분위기에서의 전면 건식식각을 통해 형성된다.
다음으로, 도 2b에 도시된 바와 같이, 상기 워드라인 표면이 드러날 때까지 CMP 공정을 실시하는 바, 워드라인 사이의 층간절연막(26)의 두께를 낮춘다.
다음으로, 도 2c에 도시된 바와 같이, 후속 공정에 다른 하드마스크 질화막(24)의 손실을 방지하기 위한 배리어막의 역할을 하는 식각방지막(Etch stop layer, 27)을 혈성하는 바, 워드라인과 화학 기계적 연마 공정을 통하여 드러난 층간절연막(26) 상에 형성한 다음, 그 상부에 유기 비반사(Anti-Refrective Coating)막(30)을 형성한 후 평탄화시킨 다음, 후속 공정에 의해 형성될 전하저장 전극과 비트라인과 연결되는 콘택 부분을 정의하기 위해 유기비반사막(30) 상에 감광막 패턴(31)을 형성한다.
여기서, 유기 비반사막(30)은 후속의 패터닝 공정시 하부 식각방지막(27)의 반사도가 높음으로써, 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하기 위한 것으로서, 500Å ∼ 1200Å의 두께가 되도록 한다.
또한, 상기 식각방지막(27)은 USG(Undoped Silicate Glass), 실란(Silane), HDP 산화막, BPSG 또는 PSG 등의 산화막 계열 물질막을 이용한다.
따라서, 후속의 랜딩 플러그 콘택 형성에 따른 전체 식각 타겟의 두께가 감소하게 됨을 알 수 있다.
이어서, 잔류하는 유기 ARC를 Co, Ar 또는 O2 등의 가스 또는 이들의 혼합가스를 이용하는 건식식각을 통하여 제거하는 바, 30 mTorr ∼ 60 mTorr의 압력 하에서 1000W 내지 1800W의 파워를 유지하며, 식각방지막(27)과의 식각선택비가 3:1이 되도록 한다. 이때, 식각방지막(27)은 하부 하드마스크 질화막(24)를 보호하게 된다.
다음으로, 도 2d에 도시된 바와 같이, 감광막 패턴(31)을 식각 마스크로 한 식각 공정으로 CMP 공정 후 잔류하는 층간절연막(26)을 선택적으로 식각하여, 전하저장 전극과 비트라인과 연결하는 콘택홀(28)을 동시에 SAC 방법으로 형성한다.
구체적으로, 식각은 15 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워를 유지하며 C4F8, CH2F2, Ar, O2, Co 등의 가스 또는 이들의 혼합가스를 이용한다.
이어서, 황산(H2SO4)과 과산화수소수(H2O2)가 300:1로 혼합된 완충산화막 식각제(Buffered Oxide Etchant; BOE)를 이용하여 70초 ∼ 200초 동안 세정 공정을 실시함으로써, 식각 공정에 의해 콘택 내부에 형성된 폴리머를 제거한다.
다음으로, 도 2e에 도시된 바와 같이, 콘택홀(28) 내부에 플러그 물질을 형성하는 바, 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함)을 이용하여 폴리실리콘 등의 플러그 물질을 성장시킴으로써, 콘택홀(28)을 부분 매립하는 콘택 플러그(29)를 형성한다.
이때, SEG를 이용함으로써 워드라인의 높이보다 낮게하여 후속의 CMP 공정없이 소자간 아이솔레이션(Isolation)을 이룰 수 있다.
상기한 바와 같이 이루어지는 본 발명은, 층간절연막 형성 후 CMP 공정을 먼저 실시함으로써, 후속의 랜딩 플러그 콘택 형성시 전체 식각 타겟을 감소시킴으로써, 콘택 영역에서의 접촉 면적을 증가시켜 전체적인 소자의 콘택 저항을 감소시킬 수 있으며, 콘택 오픈 결함을 방지할 수 있다.
또한, 플러그 형성시 SEG를 이용함으로서, 후속의 CMP 공정을 생략가능하도 록 함으로써, 전체적인 공정의 단순화를 기할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 층간절연막 형성 후 화학 기계적 연마 공정을 먼저 실시함으로써, 후속의 랜딩 플러그 콘택 형성시 전체 식각 타겟을 감소시켜 콘택 저항을 저감할 수 있으며, 콘택 오픈 결함을 방지할 수 있어 소자의 특성 및 수율을 향상시킬 수 있는 효과를 기대할 수 있다.
또한, 본 발명은 플러그 형성시 선팩적 에피택셜 공정을 이용함으로서, 후속 공정의 단순화를 기할 수 있는 탁월한 효과를 기대할 수 있다.
Claims (16)
- 반도체 소자 제조 방법에 있어서,기판 상에 다수의 도전패턴을 형성하고, 상기 도전패턴의 측벽에 스페이서를 형성한 후, 그 결과물 전면에 층간절연막을 형성하는 제1단계;상기 도전패턴 표면이 드러날 때까지 화학 기계적 연마 공정을 실시하는 제2단계;상기 도전패턴 및 상기 층간절연막을 상에 식각방지막을 형성하는 제3단계;상기 식각방지막 상에 유기 비반사막을 형성하는 형성하는 제4단계상기 유기 비반사막, 상기 식각방지막 및 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제5단계; 및선택적 에피택셜 성장법을 이용하여 상기 콘택홀 내부를 부분 매립하는 플러그를 성장시키는 제6단계를 포함하여 이루어지는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 제5단계의 식각은, 15 mTorr 내지 50 mTorr의 압력 하에서 실시하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 제5단계의 식각은, 1000W 내지 2000W의 파워를 유지하며 실시하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 제5단계의 식각은, C4F8, CH2F2, Ar, O2 또는 Co 중 적어도 어느 하나의 가스를 이용하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 제5단계 후, 잔류하는 유기 비반사막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 유기 비반사막은, 500Å 내지 1200Å의 두께인 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 식각방지막은, USG(Undoped Silicate Glass), 실란(Silane), HDP(High Density Plasma) 산화막, BPSG(BoroPhosphor Silicate Glass) 또는 PSG(Phospho-Silicate Glass) 중 어느 하나인 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 5 항에 있어서,상기 유기 비반사막 제거시, Co, Ar 또는 O2 중 적어도 어느 하나의 가스를 이용하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 8 항에 있어서,상기 유기 비반사막 제거시, 30 mTorr 내지 60 mTorr의 압력 하에서 1000W 내지 1800W의 파워를 유지하며, 상기 식각방지막과의 식각선택비가 3:1이 되도록 하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 제5단계 후, 상기 콘택홀 내부를 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 10 항에 있어서,상기 세정은, 황산과 과산화수소수가 300:1로 혼합된 완충산화막 식각제(BOE)를 이용하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 10 항에 있어서,상기 세정은, 70초 내지 200초 동안 실시하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 층간절연막은, BPSG, HDP 산화막 또는 PSG 중 어느 하나인 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 13 항에 있어서,상기 BPSG는, 3000Å 내지 8000Å의 두께인 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 50Å 내지 300Å의 두께를 갖는 질화막인 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
- 제 15 항에 있어서,상기 스페이서는 20 mTorr 내지 50 mTorr의 압력 및 300W 내지 800W의 파워를 유지하며, CHF3, CF4 또는 Ar 중 적어도 어느 하나의 가스를 이용하여 식각하여 형성되는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010030685A KR100744001B1 (ko) | 2001-06-01 | 2001-06-01 | 랜딩 플러그 콘택 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010030685A KR100744001B1 (ko) | 2001-06-01 | 2001-06-01 | 랜딩 플러그 콘택 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020091888A KR20020091888A (ko) | 2002-12-11 |
| KR100744001B1 true KR100744001B1 (ko) | 2007-07-30 |
Family
ID=27707466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010030685A KR100744001B1 (ko) | 2001-06-01 | 2001-06-01 | 랜딩 플러그 콘택 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100744001B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891244B1 (ko) | 2002-12-30 | 2009-04-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133321A (ja) * | 1990-09-25 | 1992-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 金属薄膜の化学的気相成長方法 |
| KR19990088255A (ko) * | 1998-05-13 | 1999-12-27 | 가네꼬 히사시 | 반도체장치제조방법 |
| KR20010011640A (ko) * | 1999-07-29 | 2001-02-15 | 김영환 | 반도체 장치의 플러그폴리 형성방법 |
| KR20010026064A (ko) * | 1999-09-02 | 2001-04-06 | 윤종용 | 반도체장치 제조를 위한 텅스텐 플러그 형성방법 |
-
2001
- 2001-06-01 KR KR1020010030685A patent/KR100744001B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133321A (ja) * | 1990-09-25 | 1992-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 金属薄膜の化学的気相成長方法 |
| KR19990088255A (ko) * | 1998-05-13 | 1999-12-27 | 가네꼬 히사시 | 반도체장치제조방법 |
| KR20010011640A (ko) * | 1999-07-29 | 2001-02-15 | 김영환 | 반도체 장치의 플러그폴리 형성방법 |
| KR20010026064A (ko) * | 1999-09-02 | 2001-04-06 | 윤종용 | 반도체장치 제조를 위한 텅스텐 플러그 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020091888A (ko) | 2002-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100587635B1 (ko) | 반도체소자의 제조 방법 | |
| US7196004B2 (en) | Method and fabricating semiconductor device | |
| KR100611776B1 (ko) | 반도체 소자 제조 방법 | |
| KR100492898B1 (ko) | 반도체 소자 제조 방법 | |
| KR100685677B1 (ko) | 반도체 소자 제조 방법 | |
| US7199051B2 (en) | Method for fabricating semiconductor device capable of preventing damages to conductive structure | |
| KR100744104B1 (ko) | 콘택 형성 방법 | |
| KR100744001B1 (ko) | 랜딩 플러그 콘택 형성 방법 | |
| KR20060000912A (ko) | 반도체 소자 제조 방법 | |
| KR20030096660A (ko) | 반도체소자 제조방법 | |
| KR100919675B1 (ko) | 반도체소자 제조 방법 | |
| KR100537187B1 (ko) | 반도체소자 제조 방법 | |
| KR101073123B1 (ko) | 반도체소자 제조 방법 | |
| KR101043734B1 (ko) | 반도체 소자 제조 방법 | |
| KR100856058B1 (ko) | 반도체소자의 자기정렬콘택 형성방법 | |
| KR100695417B1 (ko) | 미세 패턴 형성이 가능한 반도체 장치 제조 방법 | |
| KR100701425B1 (ko) | 반도체소자 제조 방법 | |
| KR100745058B1 (ko) | 반도체 소자의 셀프 얼라인 콘택홀 형성방법 | |
| KR100869358B1 (ko) | 반도체소자 제조방법 | |
| KR20020091887A (ko) | 콘택 형성 방법 | |
| KR100869357B1 (ko) | 공극 발생을 최소화할 수 있는 반도체소자 제조방법 | |
| KR20010005109A (ko) | 반도체 소자의 콘택 형성방법 | |
| KR20060029007A (ko) | 반도체 소자 제조 방법 | |
| KR20050116487A (ko) | 반도체 소자 제조 방법 | |
| KR20050051988A (ko) | 반도체소자의 자기정렬콘택 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |