KR100744104B1 - 콘택 형성 방법 - Google Patents

콘택 형성 방법 Download PDF

Info

Publication number
KR100744104B1
KR100744104B1 KR1020010030689A KR20010030689A KR100744104B1 KR 100744104 B1 KR100744104 B1 KR 100744104B1 KR 1020010030689 A KR1020010030689 A KR 1020010030689A KR 20010030689 A KR20010030689 A KR 20010030689A KR 100744104 B1 KR100744104 B1 KR 100744104B1
Authority
KR
South Korea
Prior art keywords
contact
insulating film
forming
spacer
etching
Prior art date
Application number
KR1020010030689A
Other languages
English (en)
Other versions
KR20020091891A (ko
Inventor
황창연
김상익
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010030689A priority Critical patent/KR100744104B1/ko
Publication of KR20020091891A publication Critical patent/KR20020091891A/ko
Application granted granted Critical
Publication of KR100744104B1 publication Critical patent/KR100744104B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택 형성 방법에 관한 것이다. 본 발명은, 콘택 영역을 정의하기 위한 층간절연막 식각 후 노출된 도전패턴 일단의 상부와 측벽을 감싸는 오버-행 구조의 식각방지막을 형성한 후 콘택 형성을 함으로써, 콘택 형성에 따른 하드마스크의 손실을 방지할 수 있으며, 후속의 세정 공정에 따른 층간절연막의 손실을 방지할 수 있는 콘택 형성 방법을 제공하는데 그 목적이 있다. 또한, 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 스페이서용 절연막의 증착 두께를 얇게 함으로써, 콘택 오픈 결함을 방지할 수 있는 콘택 형성 방법을 제공하는데 다른 목적이 있다. 이를 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판 상의 표면을 따라 스페이서용 절연막 및 층간절연막을 차례로 형성하는 제1단계; 상기 층간절연막을 선택적으로 식각하여 상기 이웃하는 도전패턴 사이의 상기 스페이서용 절연막을 노출시키면서 상기 이웃하는 도전패턴 각 일단의 상부를 노출시키는 제2단계; 상기 제2단계가 완료된 결과물 상에 식각방지막을 형성하되, 상기 도전패턴 각 일단의 상부와 상기 이웃하는 도전패턴 사이의 측벽을 덮는 오버-행 구조가 되도록 하는 제3단계; 및 상기 도전패턴 사이의 상기 식각방지막 및 상기 스페이서용 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 제4단계를 포함하여 이루어지는 콘택 형성 방법을 제공한다.
랜딩 플러그 콘택, Over-hang, 폴리머, 콘택 오픈 결함, USG.

Description

콘택 형성 방법{A forming method of contact}
도 1a 내지 도 1c는 종래기술에 따른 콘택 형성 공정을 도시한 단면도,
도 2는 층간절연막이 선택적으로 식각된 구조를 도시한 평면도,
도 3a 내지 도 3d는 본 발명에 콘택 형성 공정을 도시한 단면도,
도 4는 이러한 오버-행 구조의 식각방지막에 의해 하드마스크가 보호되고 있음을 도시한 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판
31 : 게이트 산화막
32 : 게이트용 폴리실리콘층
33 : 게이트용 실리사이드층
34 : 하드마스크 질화막
35 : 스페이서용 절연막
36 : 층간절연막
37 : 식각방지막
38 : 콘택홀
본 발명은 반도체 장치의 제조 방법에 관한 것으로 특히, 콘택 형성 방법에 관한 것으로 더욱 상세하게는, 랜딩 플러그 콘택(Landing plug contact) 형성 방법에 관한 것이다.
통상적인 플러그는 콘택 형성 부위에만 수직 방향으로 형성된다. 한편, 집적도를 향상시키기 위한 소자의 적층 구조를 형성하기 위하여 플러그 상에 형성될 다른 도전 패턴과의 콘택을 위한 또 다른 플러그가 형성되는 바, 이러한 다층의 플러그가 중첩되게 됨에 따라 상부로 갈수록 콘택의 사이즈가 감소하게 되어 집적도를 감소시키며 오정렬에 따른 쇼트가 발생할 가능성이 높아져 공정마진이 감소하는 결과를 초래하므로 콘택 형성 부위 및 그 주변 영역까지 확장시켜 콘택 마진을 높일 수 있는 랜딩 플러그를 주로 이용하게 되었다.
그러나, 반도체 소자의 고집적화에 따라 이러한 랜딩 플러그 콘택 사이즈도 점점 작아지게 되어 오정렬(Misalign)과 콘택 오픈 결함(Contact open fail) 등의 문제가 발생하며, 콘택 형성에 따른 워드라인 상부의 하드마스크가 식각되어 쇼트 발생 확률이 증가되는 바, 이러한 문제점 역시 소자의 집적도 및 수율 향상을 위해 해결해야 할 과제로 남아 있다.
도 1a 내지 도 1c는 종래기술에 콘택 형성 공정을 도시한 단면도이며, 도 2는 도 1b에서 층간절연막이 선택적으로 식각된 구조를 도시한 평면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(1) 상에 게이트용 폴리실리콘층(3)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(4)이 적층된 다수의 워드라인을 형성한다.
구체적으로, 기판(1)과 게이트용 폴리실리콘층(3) 사이에 게이트 산화막(2)을 형성하며, 게이트용 실리사이드층(4) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 하드마스크 질화막(5)을 형성한다.
이어서, 워드라인을 포함하는 기판 전면에 워드라인 스페이서용 질화막(6)과 층간절연막(7)을 차례로 형성한 후, 화학 기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 층간절연막(7)을 평탄화시킨 다음, 후속 공정에 의해 형성될 전하저장 전극(Storage node)과 비트라인(Bitline)과 연결되는 콘택 부분을 정의하기 위해 층간절연막(7) 상에 감광막 패턴(9)을 형성한다.
여기서, a-a' 및 b-b' 방향은 도 2의 평면도 상에서 구조물을 그 방향으로 절단한 방향을 도시한 것이다.
다음으로, 도 1b에 도시된 바와 같이, 감광막 패턴(10)을 식각 마스크로 한 식각 공정으로 층간절연막(7)의 노출된 부분을 식각하여, 전하저장 전극과 비트라인과 연결하는 랜딩 플러그 콘택(8)을 동시에 자기정렬 콘택(Self-Aligned Contact; 이하 SAC라 함) 방법으로 형성한다.
한편, SAC 공정시 하드마스크 질화막(5)의 어택(Attack)을 최소화하기 위해 선택비가 높은 식각 물질을 사용하지만, 'E'와 같은 하드마스크 질화막(5)의 어택을 완벽하게 방지못하게 되어 결국, 워드라인과 후속 공정에 다른 플러그간의 쇼트가 발생하게 된다.
또한, SAC 공정시 하드마스크 질화막(5)의 어택(Attack)을 최소화하기 위해 선택비가 높은 식각 물질을 사용함에 따라, 하드마스크 질화막(5)과 스페이서용 질화막(6)은 식각시 다량의 폴리머를 유발하게 되어 발생되는 폴리머에 의해 콘택 형성 부위에 경사(A)를 유발하게 되므로써, 'B'와 같이 오픈되는 영역이 좁아져 전체적인 소자의 저항을 증가시키는 요인으로 작용하거나, 심할 경우 'C'와 같이 콘택 오픈 결함이 발생하게 되는 바, 이것은 집적화가 가속화됨에 따라 더욱 큰 문제로 부각될 가능성이 있으며, 이러한 폴리머는 후속의 세정공정을 통해 용이하게 제거되지 않는다.
다음으로, 도 1c에 도시된 바와 같이, 세정 공정을 실시하여 콘택 형성에 따른 폴리머 등의 레지듀(A)를 제거한다.
여기서, 이러한 폴리머(A)를 제거하여 콘택 부분의 면적을 높이기 위해 세정 공정을 증가시킬 경우 'D'와 같이 층간절연막(7)의 손실이 심하게 되어 결국, 층간절연막의 고유의 특성인 소자간 아이솔레이션(Isolation)을 떨어뜨려 그에 따른 소자간 쇼트의 가능성이 증대된다.
다음으로, 도면에 도시되지는 않았지만 결과물 전면에 플러그 콘택용 폴리실리콘을 증착한 후, CMP 공정으로 하드마스크 질화막(5)이 충분히 노출되는 시점까지 플러그 콘택용 폴리실리콘층과 층간절연막(7) 및 스페이서용 질화막(6)을 연마 하여 폴리 콘택 형성 공정을 완료한다.
상기한 바와 같이 종래의 랜딩 플러그 형성 방법은 고집적화에 따른 콘택 사이즈의 감소와 다층 배선 구조에 부응하기에는 미약한 치명적인 문제점이 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 콘택 영역을 정의하기 위한 층간절연막 식각 후 노출된 도전패턴 일단의 상부와 측벽을 감싸는 오버-행 구조의 식각방지막을 형성한 후 콘택 형성을 함으로써, 콘택 형성에 따른 하드마스크의 손실을 방지할 수 있으며, 후속의 세정 공정에 따른 층간절연막의 손실을 방지할 수 있는 콘택 형성 방법을 제공하는데 그 목적이 있다.
또한, 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 스페이서용 절연막의 증착 두께를 얇게 함으로써, 콘택 오픈 결함을 방지할 수 있는 콘택 형성 방법을 제공하는데 다른 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판 상의 표면을 따라 스페이서용 절연막 및 층간절연막을 차례로 형성하는 제1단계; 상기 층간절연막을 선택적으로 식각하여 상기 이웃하는 도전패턴 사이의 상기 스페이서용 절연막을 노출시키면서 상기 이웃하는 도전패턴 각 일단의 상부를 노출시키는 제2단계; 상기 제2단계가 완료된 결과물 상에 식각방지막을 형 성하되, 상기 도전패턴 각 일단의 상부와 상기 이웃하는 도전패턴 사이의 측벽을 덮는 오버-행 구조가 되도록 하는 제3단계; 및 상기 도전패턴 사이의 상기 식각방지막 및 상기 스페이서용 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 제4단계를 포함하여 이루어지는 콘택 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 3a 내지 도 3d를 참조하여 상세하게 설명한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 콘택 형성 공정을 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(30) 상에 게이트용 폴리실리콘층(32)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(33)이 적층된 다수의 도전패턴 예컨대, 워드라인(이하 워드라인이라 함)을 형성한다.
즉, 기판(30)과 게이트용 폴리실리콘층(32) 사이에 게이트 산화막(31)을 형성하며, 게이트용 실리사이드층(33) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 질화막 등의 하드마스크(34)을 형성한다.
이어서, 워드라인을 포함하는 기판 전면에 질화막 등의 워드라인 스페이서용 절연막(35)과 층간절연막(36)을 차례로 형성한 후, CMP 공정으로 층간절연막(36)을 평탄화시킨 다음, 후속 공정에 의해 형성될 전하저장 전극과 비트라인과 연결되는 콘택 부분을 정의하기 위해 층간절연막(36) 상에 감광막 패턴(39)을 형성한다.
구체적으로, 상기 워드라인 스페이서용 절연막(35)은 통상적인 스페이서용 질화막 보다 얇은 50Å ∼ 200Å의 두께로 하며, 층간절연막(36)은, BPSG(BoroPhosphorSilicate Glass), HDP(High Density Plasma) 산화막 또는 PSG(Phospho-Silicate Glass) 등의 산화막 계열 물질막을 이용한다.
여기서, a-a' 및 b-b' 방향은 도 2의 평면도 상에서 구조물을 그 방향으로 절단한 방향을 도시한 것이다.
다음으로, 도 3b에 도시된 바와 같이, 감광막 패턴(39)을 식각 마스크로 한 식각 공정으로 층간절연막(36)을 선택적으로 식각하여, 전하저장 전극과 비트라인과 연결하는 콘택 형성 예정 영역을 정의하는 바, 이때 이웃하는 워드라인 사이의 워드라인 스페이서용 절연막(35)을 노출시키면서 이웃하는 워드라인 각 일단의 상부를 노출시킨다.
이때, 15 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워를 유지하며 C4F8, CH2F2, Ar, O2, Co 등의 가스 또는 이들의 혼합가스를 이용한다.
이때, b-b' 방향의 단면에서는 층간절연막(46) 사이의 기판(40)이 노출된다.
이어서, 식각시 발생하는 부산물인 폴리머를 제거하기 위해 세정공정을 실시하는 바, 황산(H2SO4)과 과산화수소수(H2O2)가 300:1로 혼합된 완충산화막 식각제(Buffered Oxide Etchant; BOE)를 이용하여 70초 ∼ 200초 동안 실시한다.
상기와 같이 스페이서용 절연막(35)을 종래에 비해 얇게 증착함으로써, 식각 시 공정 마진이 증가되며, 이에따라 생성되는 폴리머의 양도 줄어들게 되어 콘택 영역에서의 면적이 넓어짐과 동시에 후속 공정에 다른 콘택 오픈 결함의 확률을 최소화할 수 있다.
다음으로, 도 3c에 도시된 바와 같이, 결과물 상에 식각방지막(37)을 형성하는 바, 워드라인 각 일단의 상부와 이웃하는 워드라인 사이의 측벽을 덮는 오버-행(Over-hang) 구조가 되도록 형성한다.
이때, 식각방지막(37)은 후속 식각 공정에 따른 하드마스크(34)의 손실을 방지하기 위한 것으로, 불순물 도핑이 없어 플로우가 적으므로 비교적 단차피복성(Step coverage)이 떨어지는 USG(Undoped Silicate Glass) 등을 이용하여 공정 조건을 적절히 함으로써, 노출된 표면의 상부에만 오버-행 구조가 되도록 하며, 이때 오버-행 구조 중 워드라인 각 일단의 상부의 두께가 800Å ∼ 1500Å이 되도록 하는 바, 플라즈마 화학기상 증착법(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함)을 이용한다.
이때, 200 SCCM ∼ 300 SCCM의 SiH4와 6000 SCCM ∼ 8000 SCCM의 N2 및 2000 SCCM ∼ 4000 SCCM의 H2를 포함하는 소스 가스를 이용하며, 300℃ ∼ 500℃의 온도와 1500 mTorr ∼ 2500 mTorr의 압력 하에서 800W ∼ 1500W 내로 파워를 조절하면서 증착한다.
이어서, 다시 세정을 통하여 콘택 내부에 증착된 USG 성분을 제거하는 바, 상기한 세정 조건과 동일하게 실시한다.
다음으로, 도 3d에 도시된 바와 같이, 식각방지막(37)과 스페이서용 절연막(35)를 선택적으로 식각하여 워드라인 사이의 기판(30)을 노출시키는 콘택홀(38)을 형성한 후 세정 상기한 바와 같은 동일한 조건 하에 세정 공정을 실시하여 부산물인 폴리머를 제거하는 바, b-b'에서는 이러한 세정시 식각바이막(37)이 층간절연막(36)의 측벽을 보호하는 오버-행 구조로 잔류하게 되어 층간절연막(36)의 손실을 방지하게 되며, a-a'에서는 세정 공정을 통해 폴리머를 충분히 제거하며, 스페이서용 절연막(35)에 의해 미리 콘택 영역이 넓게 확보됨에 따라 콘택 오픈 결함 등의 문제점을 방지할 수 있게 되며, 콘택 영역 감소에 따른 저항 증가를 최소화할 수 있게 된다.
여기서, 콘택홀(38) 형성을 위한 식각시, 20 mTorr ∼ 50 mTorr의 압력 및 300W ∼ 800W의 파워 하에서 실시하며, CF4, CHF3, Ar 등의 가스 또는 이들의 혼합가스를 이용한다.
한편, 첨부한 도 4는 이러한 오버-행 구조의 식각방지막(37)에 의해 하드마스크(34)가 보호되고 있음을 도시한 SEM(Scanning Electron Microscopy) 사진이다.
다음으로, 도면에 도시되지는 않았지만 결과물 전면에 플러그 콘택용 폴리실리콘을 증착한 후, CMP 공정으로 하드마스크(34)가 충분히 노출되는 시점까지 플러그 콘택용 폴리실리콘층과 층간절연막(36) 및 스페이서용 절연막(35)을 연마하거나, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG)법을 이용하여 콘택홀(38) 내부를 부분 매립함으로써 후속의 CMP 공정을 생략할 수도 있다.
상기한 바와 같이 이루어지는 본 발명은, 랜딩 플러그 콘택 형성 전에 스페 이서용 절연막을 얇게 증착하여 콘택 형성시 콘택 영역의 면적을 넓게 확보하며, 콘택 형성을 위한 층간절연막 식각 후 오버-행 구조의 식각방지막을 형성함으로써, 후속 식각 공정에 따른 하드마스크의 손실을 방지하며, 세정 공정에 따른 층간절연막의 손실을 방지함과 동시에 콘택 오픈 결함을 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 콘택 형성시 넓은 콘택 영역을 확보함으로써, 콘택 저항저감 및 콘택 오픈 결함을 방지할 수 있으며, 세정 공정에 따른 층간절연막의 손실을 방지하여 소자간 쇼트의 가능성을 최소화하며, 콘택 형성을 위한 식각시 하드마스크의 손실에 의한 소자간 쇼트를 방지할 수 있도록 함으로써, 궁극적으로 소자의 특성 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (15)

  1. 하드마스크를 갖는 다수의 도전패턴이 형성된 기판 상의 표면을 따라 스페이서용 절연막 및 층간절연막을 차례로 형성하는 제1단계;
    상기 층간절연막을 선택적으로 식각하여 상기 이웃하는 도전패턴 사이의 상기 스페이서용 절연막을 노출시키면서 상기 이웃하는 도전패턴 각 일단의 상부를 노출시키는 제2단계;
    상기 제2단계가 완료된 결과물 상에 식각방지막을 형성하되, 상기 도전패턴 각 일단의 상부와 상기 이웃하는 도전패턴 사이의 측벽을 덮는 오버-행 구조가 되도록 하는 제3단계; 및
    상기 식각방지막 및 상기 스페이서용 절연막을 식각하여 상기 도전패턴의 측벽에 스페이서를 형성하고 상기 도전패턴 사이의 상기 기판을 노출시키는 제4단계
    를 포함하여 이루어지는 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각방지막은, USG(Undoped Silicate Glass)인 것을 특징으로 하는 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각방지막은, 800Å 내지 1500Å의 두께인 것을 특징으로 하는 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 식각방지막은, 플라즈마 화학기상 증착법에 의해 형성되는 것을 특징으로 하는 콘택 형성 방법.
  5. 제 4 항에 있어서,
    상기 식각방지막은, 200 SCCM 내지 300 SCCM의 SiH4와 6000 SCCM 내지 8000 SCCM의 N2 및 2000 SCCM 내지 4000 SCCM의 H2를 포함하는 가스 분위기에서 형성되는 것을 특징으로 하는 콘택 형성 방법.
  6. 제 4 항에 있어서,
    상기 식각방지막은, 300℃ 내지 500℃의 온도와 1500 mTorr 내지 2500 mTorr 의 압력 및 800W 내지 1500W의 파워 하에서 형성되는 것을 특징으로 하는 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 스페이서용 절연막은, 질화막인 것을 특징으로 하는 콘택 형성 방법.
  8. 제 1 항에 있어서,
    상기 스페이서용 절연막은, 50Å 내지 200Å의 두께인 것을 특징으로 하는 콘택 형성 방법.
  9. 제 1 항에 있어서,
    상기 제2단계의 식각은, C4F8, CH2F2, O2, CO 또는 Ar 중 적어도 어느 하나의 가스를 이용하는 것을 특징으로 하는 콘택 형성 방법.
  10. 제 9 항에 있어서,
    상기 제2단계의 식각은, 15 mTorr 내지 50 mTorr 의 압력을 유지하며, 1000W 내지 2000W의 파워를 이용하는 것을 특징으로 하는 콘택 형성 방법.
  11. 제 1 항에 있어서,
    상기 제2단계와 상기 제3단계 및 상기 제4단계 후, 세정하는 단계를 각각 더 포함하는 것을 특징으로 하는 콘택 형성 방법.
  12. 제 11 항에 있어서,
    상기 세정은, 황산과 과산화수소수가 300:1의 비율로 혼합된 완충 산화막 식각제를 이용하는 것을 특징으로 하는 콘택 형성 방법.
  13. 제 11 항에 있어서,
    상기 세정은, 70초 내지 200초 동안 실시하는 것을 특징으로 하는 콘택 형성 방법.
  14. 제 1 항에 있어서,
    상기 제 1 항에 있어서,
    상기 제4단계의 식각은, CHF3, CF4 또는 Ar 중 적어도 어느 하나의 가스를 이용하는 것을 특징으로 하는 콘택 형성 방법.
  15. 제 14 항에 있어서,
    상기 제4단계의 식각은, 20 mTorr 내지 50 mTorr의 압력 하에서 300W 내지 800W의 파워를 이용하는 것을 특징으로 하는 콘택 형성 방법.
KR1020010030689A 2001-06-01 2001-06-01 콘택 형성 방법 KR100744104B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010030689A KR100744104B1 (ko) 2001-06-01 2001-06-01 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010030689A KR100744104B1 (ko) 2001-06-01 2001-06-01 콘택 형성 방법

Publications (2)

Publication Number Publication Date
KR20020091891A KR20020091891A (ko) 2002-12-11
KR100744104B1 true KR100744104B1 (ko) 2007-08-01

Family

ID=27707469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010030689A KR100744104B1 (ko) 2001-06-01 2001-06-01 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR100744104B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439771B1 (ko) * 2001-12-15 2004-07-12 주식회사 하이닉스반도체 반도체 소자의 하드마스크 손실 방지 방법
KR100471411B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 플러그 심을 억제할 수 있는 반도체소자 제조방법
KR100924005B1 (ko) * 2002-12-26 2009-10-28 주식회사 하이닉스반도체 랜딩플러그를 구비하는 반도체 소자의 제조 방법
KR100942980B1 (ko) * 2002-12-26 2010-02-17 주식회사 하이닉스반도체 불화아르곤 노광원을 이용한 반도체소자의 자기정렬콘택홀형성 방법
KR20220112954A (ko) 2021-02-05 2022-08-12 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222559A (ja) * 1995-02-15 1996-08-30 Toshiba Corp 半導体装置の製造方法
JPH10112461A (ja) * 1996-10-03 1998-04-28 Ricoh Co Ltd 半導体製造方法
JPH11260815A (ja) * 1998-03-11 1999-09-24 Nec Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222559A (ja) * 1995-02-15 1996-08-30 Toshiba Corp 半導体装置の製造方法
JPH10112461A (ja) * 1996-10-03 1998-04-28 Ricoh Co Ltd 半導体製造方法
JPH11260815A (ja) * 1998-03-11 1999-09-24 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20020091891A (ko) 2002-12-11

Similar Documents

Publication Publication Date Title
KR100673884B1 (ko) 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100587635B1 (ko) 반도체소자의 제조 방법
TW200522203A (en) Method for fabricating semiconductor device
KR100670662B1 (ko) 반도체소자 제조 방법
KR100492898B1 (ko) 반도체 소자 제조 방법
KR100502673B1 (ko) 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
KR100744104B1 (ko) 콘택 형성 방법
KR100616499B1 (ko) 반도체소자 제조 방법
KR100745398B1 (ko) 텅스텐 패턴 형성 방법 및 이를 이용한 반도체 소자의제조방법.
KR20060005176A (ko) 반도체 소자의 금속배선 형성방법
KR20060000912A (ko) 반도체 소자 제조 방법
KR20050041263A (ko) 반도체 장치 제조 방법
KR101057759B1 (ko) 반도체 장치 제조 방법
KR100744001B1 (ko) 랜딩 플러그 콘택 형성 방법
KR100919675B1 (ko) 반도체소자 제조 방법
KR20020091887A (ko) 콘택 형성 방법
KR100600052B1 (ko) 반도체 소자 제조 방법
KR100537187B1 (ko) 반도체소자 제조 방법
KR100744681B1 (ko) 반도체 소자 제조 방법
KR100695417B1 (ko) 미세 패턴 형성이 가능한 반도체 장치 제조 방법
KR101073126B1 (ko) 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법
KR100325601B1 (ko) 반도체 소자의 접촉구 형성 방법
KR20050061736A (ko) 반도체소자 제조 방법
KR20080061165A (ko) 반도체 소자의 콘택홀 형성 방법
KR20050003537A (ko) 플래시 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee