JPH11260815A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH11260815A
JPH11260815A JP10059690A JP5969098A JPH11260815A JP H11260815 A JPH11260815 A JP H11260815A JP 10059690 A JP10059690 A JP 10059690A JP 5969098 A JP5969098 A JP 5969098A JP H11260815 A JPH11260815 A JP H11260815A
Authority
JP
Japan
Prior art keywords
insulating film
organic
film
containing coating
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10059690A
Other languages
English (en)
Other versions
JP3362662B2 (ja
Inventor
Koji Kishimoto
光司 岸本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP05969098A priority Critical patent/JP3362662B2/ja
Priority to KR1019990007927A priority patent/KR100346294B1/ko
Priority to TW088103679A priority patent/TW396509B/zh
Priority to US09/268,507 priority patent/US6271119B1/en
Priority to CN99102968A priority patent/CN1229273A/zh
Publication of JPH11260815A publication Critical patent/JPH11260815A/ja
Application granted granted Critical
Publication of JP3362662B2 publication Critical patent/JP3362662B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • H01L21/3122Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Abstract

(57)【要約】 【課題】多層配線構造を有する半導体装置の製造方法に
おいて、ヴィア不良やクラック不良を防止する。 【解決手段】シリコン基板101上に絶縁膜102を介
して下層配線107a〜eを形成し(図1(a))、そ
の上にプラズマCVD法を用いて第1の絶縁膜108を
オーバーハング形状に形成する(図1(b))。この上
に有機含有塗布絶縁膜109材料を塗布し焼成した後、
エッチバックする(図1(d))。第1の絶縁膜108
がオーバーハング形状であるため、微細配線間のみに有
機含有塗布絶縁膜108が残存する。その後、第2の絶
縁膜を形成し、平坦化した後、金属埋め込み層を形成し
て半導体装置を完成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は多層配線構造を有す
る半導体装置の製造方法に関し、特に微細配線間に低誘
電率の絶縁膜を形成し、チップサイズで平坦化する層間
絶縁膜の形成方法に関する。
【0002】
【従来の技術】半導体装置の動作速度は、配線抵抗
(R)と配線間の寄生容量(C)との積RC(時定数)
の増加に従って小さくなり、配線間の寄生容量(C)は
配線間隔に逆比例して増加する。したがって半導体装置
の動作速度を向上するためには、配線間の寄生容量を減
少することが重要である。
【0003】ここで異層間の寄生容量は層間絶縁膜の膜
厚を増加することで減少することが可能である。一方、
同層間の寄生容量を減少するためには、配線間隔を拡大
するか、配線高さを減少するか、低比誘電率の層間絶縁
膜を用いるか、いずれかの手段を採ることが必要とな
る。このうち配線間隔の拡大および配線高さの減少は、
近年における半導体素子の微細化に伴う配線間隔の縮小
化および配線間アスペクト比(配線の膜厚(=配線の高
さ)/配線間の間隔)の増大傾向に反するものであり、
適切な手段とはいえない。そこで同層配線間に対しては
低比誘電率の層間絶縁膜を充填し寄生容量の減少を図る
必要がある。特に配線間隔の狭い部分や配線間アスペク
ト比の高い部分は、前述のようにRC(時定数)が本来
的に高いので低比誘電率の層間絶縁膜を充填する必要性
が高い。
【0004】一方、半導体素子の微細化に伴い、多層配
線が広く用いられるようになってきた。この多層配線を
有する半導体装置の層間絶縁膜としては、シリコン酸化
膜系の絶縁膜が用いられが、配線材料としてアルミ等の
金属を用いた場合、層間絶縁膜の成膜温度は450℃以
下に限定される。このため層間絶縁膜としてPE−TE
OS膜が広く用いられている。PE−TEOS膜とは、
TEOS(テトラエチルオルソシリケート)を原料とす
るプラズマ化学気相成長(Plasma Enhanc
ed Chemical Vapor Deposit
ion)法によるシリコン酸化膜をいう。PE−TEO
S膜の比誘電率は4.2ないし4.4程度である。とこ
ろがPE−TEOS膜のみで埋め込み絶縁層を形成した
場合、以下のような点で改善の余地を有していた。すな
わち配線間隔0.5μm以下でアスペクト比1以上の配
線間を完全に埋め込むことができず、微細配線間にボイ
ドが形成されてしまうことがあった。また、表面部分の
凹凸が激しくなる傾向があり、上層金属配線のドライエ
ッチング時の金属エッチング残りや上層配線自身の断線
等の原因となる場合があった。
【0005】以上のことから、低比誘電率の絶縁膜を微
細な配線間に埋め込み、かつ、その表面を平坦化する技
術が必要とされてきた。このような技術として、従来、
以下のようなものが知られている。
【0006】第1の従来技術として、1995年のSy
mposium on VLSITechnology
において、Furusawaらが発表している技術があ
る。この技術は3.0の低比誘電率である有機スピンオ
ングラス(Spin OnGlass:SOG)膜を比
誘電率4.5のPE−TEOS膜で上下に挟んで、サン
ドイッチ構造にした層間絶縁膜を用いている。ここで、
有機SOG膜をエッチバックすることなく全面に残して
いる(ノンエッチバックプロセス)。よって、ヴィアホ
ールの側壁部分に有機SOG膜が露出した構造となって
いる。
【0007】図6は第1の従来技術を表す半導体装置の
製造方法を工程順に表わした半導体装置の断面図であ
る。まず、図6(a)に示すように、シリコン基板60
1上に全面に絶縁膜602を形成後、アルミ等を主成分
とする金属膜をフォトリソグラフィー技術とドライエッ
チング技術を用いて下層配線603aから603cを形
成する。これらの上にPE−TEOS膜からなる第1シ
リコン酸化膜604を薄く密着層として形成する。さら
にその上に比誘電率3.0の有機含有スピンオングラス
(有機SOG)膜605を塗布・焼成法により形成す
る。最後に全面にPE−TEOS膜からなる第2シリコ
ン酸化膜606を形成する。第1シリコン酸化膜604
と有機SOG膜605、第2シリコン酸化膜606の3
層からなる層間絶縁膜615が形成される。
【0008】次に、図6(b)に示すように、フォトリ
ソグラフィー技術とドライエッチング技術を用いて、フ
ォトレジスト607をマスクとして、ヴィアホール60
8aと608bを形成する。酸素プラズマ609でフォ
トレジスト607を除去するときに以下の方法を用いて
いる。第1段階として1.2mTorrの低圧下で、酸
素の反応性イオンエッチング法を用いて、ヴィアホール
608aと608bの側壁に露出した有機SOG膜60
5の表面をガラス化する。第2段階として1Torrの
低圧下で、酸素のアッシング処理を行い、フォトレジス
ト607を除去する。図6(b)は特にこの段階を示し
ている。最後に残さとして残ったフォトレジストを完全
に取り除くためにウェット系のフォトレジスト剥離を行
う。以上の方法で層間絶縁膜615に所望のヴィアホー
ル608aと608bを形成する。
【0009】最後に、図6(c)に示すように、スパッ
タ法を用いて、チタン膜610及び窒化チタン膜611
を全面に形成する。その後、熱CVD法を用いて、タン
グステン膜612を形成する。
【0010】第2の従来技術として、特開平8−107
149号公報に開示された技術がある。この公報におい
て、塗布系の有機含有絶縁膜を応用できるものは同公報
中の第1実施例と第3実施例が相当する。図7は第2の
従来技術の工程断面図であり、特に同公報中の第3実施
例に相当する。第1実施例と第3実施例の違いは金属導
線703の上部に第1酸化物上部層704を持つか持た
ないかの違いである。両実施例ともに酸化物ライナ70
6と低誘電率部材708と第2酸化物上部層709の3
層からなるサンドイッチ構造の層間絶縁膜710を用い
ている。特徴的なのは、金属導線703を形成する際に
下地の絶縁膜702を掘り下げることと、酸化物ライナ
706の厚さが、配線の頂部よりも配線の側面において
薄いことである。このことより、配線間に充分な量の低
誘電率材料708を埋め込むことができ、配線間の寄生
容量を小さくできるという利点がある。以下、この技術
について図7を参照して説明する。
【0011】まず、図7(a)に示すように、シリコン
基板701上に全面に絶縁膜702を形成後、アルミニ
ウム・銅合金を主成分とする金属膜とその上部にある酸
化物をフォトリソグラフィー技術とドライエッチング技
術を用いて、第1酸化物上層部704と金属導線703
を形成する。この時、絶縁物702を約100nm程度
掘り下げる。これらの上にPE−TEOS膜からなる酸
化膜ライナー706を成膜する。この時、酸化物ライナ
706の厚さが、配線の頂部よりも配線の側面において
薄くなるように形成する。
【0012】次に、図7(b)に示すように、有機物の
スピン・オン・ガラスからなる低誘電率部材707を塗
布・焼成法により形成する。
【0013】次に、図7(c)に示すように、低誘電率
部材707が酸化物ライナー706の頂部より低い高さ
にまで、時間を指定したエッチバックを行い、金属導線
間に低誘電率部材708を形成する。その後、全面にP
E−TEOS膜からなる第2酸化物上層部709を形成
する。その結果、酸化物ライナー706と低誘電率部材
708、第2酸化物上層部709の3層からなる層間絶
縁膜710が形成される。
【0014】
【発明が解決しようとする課題】ところが上記第1の従
来技術において、図6(b)に示すように、フォトレジ
スト607を酸素プラズマ609でアッシング除去する
ときに、ヴィアホール608aと608bの側壁に露出
した有機SOG膜605が収縮、後退してしまうことが
あった。有機SOG膜を用いる場合、比誘電率低減のた
め有機成分含有率を高くする必要がある。有機成分含有
率を高くすると有機SOG膜表面でガラス化する成分が
少なくなり、これにより耐酸素プラズマエッチング特性
が劣化する。このため上記のような現象が生じるのであ
る。
【0015】また第1の従来技術において、図6(c)
に示すようにタングステン膜612を全面に形成する場
合、ヴィアホール608aと608bの部分でボイド6
13aと613bが形成されてしまうことがあった。い
わゆるポイズンド・ビアの不良である。この現象の起こ
る第一の理由は、タングステン膜612の成膜時に有機
SOG膜605から吸湿していた水が放出されるためで
ある。また第二の理由は、前述した有機SOG膜605
の収縮、後退が起こり、その後のチタン膜610及び窒
化チタン膜611のスパッタ成膜においてヴィアホール
の側壁にチタン膜610及び窒化チタン膜611が成膜
されないためである。
【0016】以上述べた第1の従来技術の有していた課
題に関し、さらに詳しく説明する。一般に、有機SOG
膜はシリコン酸化膜を母材とし、メチル基(CH3−)
等の有機成分を含む。有機成分を含有し、また二酸化シ
リコン膜に比べて密度が低いため、有機SOG膜の比誘
電率は、二酸化シリコン膜の比誘電率(ε=3.9)よ
りも低い。有機SOG膜の誘電率は有機成分含有率が高
いほど下がる。また、有機SOG膜は有機成分を有する
ため疎水性を帯び、ポーラスであるにも関わらず無機系
SOG膜に比べて吸湿性が低い。このため吸湿による比
誘電率の増加は通常起こらない。しかし酸素プラズマ処
理により有機成分が酸化され、ポーラスな無機系シリコ
ン酸化膜になると吸湿しはじめる。よって、誘電率が低
く、かつ、有機成分が多い有機SOG膜に関しては、層
間絶縁膜にフォトリソグラフィー技術とドライエッチン
グ技術を用いてヴィアホールを形成した後に、フォトレ
ジストの除去のために酸素プラズマアッシング処理を行
うと、ヴィアホール側壁部に露出した有機SOG膜の有
機成分が酸化・除去される。酸化に伴い、側壁部に露出
した有機SOG膜は収縮、後退してしまう。また、収縮
した有機SOG膜はヴィアホールの近傍で無機化し、吸
湿しはじめる。その後に上層配線をスパッタ法で形成す
る場合、ヴィアホール部の有機SOG膜から吸湿した水
が蒸発し、体積膨張のためにポイズンド・ビアの不良と
なる。
【0017】第1の従来技術の場合、酸素の反応性イオ
ンエッチングによって、ヴィアホール側壁部に露出した
有機SOG膜をガラス(無機)化することでポイズンド
・ビアの不良を抑えている。しかし、誘電率を下げよう
と有機成分含有率を高めると、ガラス化する成分が低く
なるので上記の問題点が現れてくる。
【0018】また第1の従来技術において、図6(c)
に示すようにタングステン膜612を全面に形成する場
合、大面積部分(配線間隔の広い部分)に厚い有機SO
G膜が形成されるため、層間絶縁膜615にクラック6
14が形成されてしまうことがあった。これは、ブラン
ケットタングステン成長や焼き締めなどの400℃程度
の熱処理が加えられるたびに塗布・焼成法により形成さ
れた有機SOG膜605が収縮してしまい、内部応力が
発生するためである。チップ全体での平坦性は有機SO
G膜605の塗布特性に依存しており、十分な平坦性を
得るため有機SOG膜を厚く形成する必要がある。しか
し有機SOG膜605の膜厚が増すと、内部応力(引っ
張り応力)も増大する。この内部応力が一定以上になる
とクラック614が発生する。この問題は特に積層構造
にしたときに顕著となる。
【0019】また第2の従来技術において、図7(c)
に示すように、有機SOG膜707のエッチバック法で
は十分な平坦性を得ることが困難である。これは、前述
したポイズンド・ビアの不良を避けるためには有機SO
G膜707をヴィアホール形成領域から完全に除去する
ためにオーバーエッチをしなければならないことによ
る。すなわち、有機SOG膜の塗布特性として、大面積
の金属導線703上には、金属導線の無い領域と同じ膜
厚で、有機SOG膜が形成されてしまう。金属導線上の
有機SOG膜を完全に除去すると、下地の酸化膜ライナ
ーがエッチングされにくいために、結果的に、平坦性が
劣化してしまう。さらに、酸化膜ライナー706の厚さ
が配線頂部よりも配線の側面において薄いだけでは、エ
ッチバック時に微細配線間の有機SOG膜707もエッ
チングされてしまうからである。
【0020】さらに、上記第1および第2の従来技術に
おいて、積層構造とするとチップ全体での平坦性が得ら
れず、微細な配線及び微細なヴィアホールの形成が困難
である。その理由は、有機SOG膜の塗布特性として、
大面積の金属導線上には金属導線の無い領域と同じ膜厚
で有機SOG膜が形成されてしまうからである。よって
大面積の金属導線の絶対段差はそのまま残る。配線層を
2層、3層と積層することでこの段差がさらに加算さ
れ、絶対段差がフォトリソグラフィー技術でのフォーカ
スマージンを越えてしまい、微細な配線及び微細なヴィ
アホールのレジストパターンの形成は困難となる。
【0021】
【課題を解決するための手段】本発明は、高集積化した
高速デバイスを得るため、微細配線間容量を低減し、か
つ、チップサイズでの平坦性を得ることを目的とする。
その方法として、微細配線間のみに低誘電率の有機含有
塗布絶縁膜を埋め込むことを特徴としている。
【0022】本発明によれば、(A)半導体基板上に絶
縁膜を形成した後、該絶縁膜を介して複数の下層配線を
形成する工程と、(B)前記下層配線表面及び前記絶縁
膜表面を覆う第1の絶縁膜をプラズマ化学気相成長法に
よりオーバーハング形状に形成する工程と、(C)前記
第1の絶縁膜上に回転塗布法で有機含有塗布絶縁膜を形
成する工程と、(D)前記有機含有塗布絶縁膜を焼成す
る工程と、(E)ドライエッチング法により前記有機含
有塗布絶縁膜の一部をエッチバックする工程と、(F)
前記第1の絶縁膜上及び前記有機含有塗布絶縁膜上に第
2の絶縁膜をプラズマ化学気相成長法により形成する工
程と、(G)化学的機械研磨法により前記第2の絶縁膜
を研磨し、表面を平坦化する工程とを有することを特徴
とする半導体装置の製造方法、が提供される。
【0023】また本発明によれば、上記半導体装置の製
造方法において(G)の工程の後に、さらに、(H)前
記第1の絶縁膜および前記第2の絶縁膜の所定部分をエ
ッチングし、前記下層配線に達するホールを形成する工
程と、(I)前記ホールを金属材料からなる膜で埋め込
む工程とを有することを特徴とする半導体装置の製造方
法が提供される。
【0024】これらの発明において、上記工程(B)に
て第1の絶縁膜をプラズマ化学気相成長法によりオーバ
ーハング形状に形成する。「オーバーハング形状に形成
する」とは、側壁部がオーバーハング形状となるように
形成する、との意味である。オーバーハング形状とは、
たとえば図1(b)の第1の絶縁膜(第1シリコン酸化
膜108)のような形状をいう。すなわち、隣接する下
層配線100間の間隔が、底部よりも頂部において狭く
なっており、開口部が狭くなっている形状をいう。この
ような形状とすることにより、工程(E)により有機含
有塗布絶縁膜109をエッチバックした際、図1(d)
に示すような形状となり、以下の効果が得られる。開
口部が狭い形状となるため、マイクロローディング効果
により、狭い配線間に形成された低誘電率の有機含有塗
布絶縁膜109がエッチング除去されずに残存する(図
1(d))。前述のように配線間隔の狭い部分や配線間
アスペクト比の高い部分はRC値(時定数)が本来的に
高く、特に低誘電率の膜を埋め込むことが必要とされ
る。本発明はかかる要求を満たすものである。なお配線
間隔の広い部分にもある程度の厚みの有機含有塗布絶縁
膜109が残存する(図1(d))。第1の絶縁膜1
08の上部に形成された有機含有塗布絶縁膜109はエ
ッチングにより除去される(図1(d))。このため第
1の絶縁膜108の上部には第2の絶縁膜(第2シリコ
ン酸化膜111)が直接、堆積されることとなる(図2
(e))。したがって工程(H)において第1および第
2の絶縁膜をエッチングしてホールを形成する際、ホー
ル側壁には第2の絶縁膜111が露出し、有機SOG膜
108が露出することがない(図2(f))。従来技術
においては図6(b)のように有機SOG膜605が露
出し、この露出面がオーバーエッチされ、ホールに対す
る金属材料の埋め込み性の低下の原因となっていたが、
本発明はこの点について改善が図られ埋め込み性が改良
される。配線間隔の広い部分には図1(d)のように
側壁部のみに有機SOG膜が形成された状態となる(1
10a、b、c)。従来技術においてはこのような部分
は有機SOG膜により完全に埋め込まれて厚膜の有機S
OG膜が形成され、クラック発生の原因となっていたが
(図6(c))、本発明はこの点について改善が図られ
ている。
【0025】本発明においては、上記の効果を得るた
め、(E)の工程におけるエッチバックを、前記下層配
線の上部で行い、かつ、前記第1の絶縁膜の上部に形成
された有機含有塗布絶縁膜が実質的に完全に除去される
まで行うことが好ましい。
【0026】また本発明によれば、(A)半導体基板上
に絶縁膜を形成した後、該絶縁膜を介して複数の下層配
線を形成する工程と、(B)前記下層配線表面及び前記
絶縁膜表面を覆う第1の絶縁膜をプラズマ化学気相成長
法によりオーバーハング形状に形成する工程と、(C)
前記第1の絶縁膜上に回転塗布法で第1の有機含有塗布
絶縁膜を形成する工程と、(D)回転除去法により前記
第1の有機塗布絶縁膜の一部を除去する工程と、(E)
前記第1の有機含有塗布絶縁膜を焼成する工程と、
(F)前記第1の絶縁膜及び第1の有機含有塗布絶縁膜
の上に回転塗布法で第2の有機含有塗布絶縁膜を形成す
る工程と、(G)前記第2の有機含有塗布絶縁膜を焼成
する工程と、(H)ドライエッチング法により前記第1
の有機含有塗布絶縁膜及び前記第2の有機含有塗布絶縁
膜の一部をエッチバックする工程と、(I)前記第1の
絶縁膜、前記第1の有機含有塗布絶縁膜、及び前記第2
の有機含有塗布絶縁膜の上に、第2の絶縁膜をプラズマ
化学気相成長法により形成する工程と、(J)化学的機
械研磨法により前記第2の絶縁膜を研磨し、表面を平坦
化する工程とを有することを特徴とする半導体装置の製
造方法、が提供される。
【0027】また本発明によれば、上記半導体装置の製
造方法において(J)の工程の後に、さらに、(K)前
記第1の絶縁膜および前記第2の絶縁膜の所定部分をエ
ッチングし、前記下層配線に達するホールを形成する工
程と、(L)前記ホールを金属材料からなる膜で埋め込
む工程とを有することを特徴とする半導体装置の製造方
法、が提供される。
【0028】これらの発明は、有機含有塗布絶縁膜の回
転塗布、回転除去を所定回数繰り返すことを特徴として
おり、1回の回転塗布では微細配線間にボイドが残存し
やすい場合に特に有効である。微細配線間にボイドが残
存しやすい場合とは、配線間の開口部が非常に小さい場
合や埋め込み性の劣る有機含有塗布絶縁膜材料を用いる
場合などである。本発明において、第一回目の有機含有
塗布絶縁膜の回転塗布とそれ以降の回転塗布との間で、
有機含有塗布絶縁膜材料の溶液の濃度を変えてもよい。
固形成分が減少すると、一回に塗れる膜厚は減少するが
埋め込み性は向上する。したがって第一回目の塗布にお
いて溶液の濃度を低くすることにより埋め込み性の向上
を図ることができる。
【0029】なお上記発明において、前述したの効果
を得るため、(H)の工程におけるエッチバックを、前
記下層配線の上部で行い、かつ、前記第1の絶縁膜の上
部に形成された有機含有塗布絶縁膜が実質的に完全に除
去されるまで行うことが好ましい。
【0030】本発明においては、回転塗布法で有機含有
塗布絶縁膜を形成する。回転塗布法とは、シリコン基板
を水平にセットし、下方から真空チャックにてシリコン
基板を吸着し、その表面に有機含有絶縁膜材料をアルコ
ールやケトン等の溶剤に溶かした溶液を滴下した後に、
回転することにより基板表面に均一な有機含有塗布絶縁
膜を形成する。回転数と回転時間を設定することで、膜
厚の制御を行う。有機SOG膜の場合、含有材料として
は酸化シリコン材を母材として、有機系の側鎖、例え
ば、メチル基やエチル基、フェノール基等の側鎖を分子
内に持っている。酸化シリコン材の含有量が少ないほ
ど、比誘電率は減少する。回転除去法とは、一旦回転塗
布した有機含有絶縁膜に熱処理を加える前に、溶剤で回
転除去する方法である。
【0031】また有機含有塗布絶縁膜の焼成は、最初、
ホットプレート上で、200℃以下の熱処理により、溶
剤を蒸発させ、次に、熱処理炉で350℃以上の熱処理
により、有機含有絶縁膜材料を縮合し、固めるのが一般
的である。ホットプレート上での熱処理は数段に分かれ
ることが有るが、温度をステップごとに上げる方法が取
られる。
【0032】
【発明の実施の形態】本発明において、(B)前記下層
配線表面及び前記絶縁膜表面を覆う第1の絶縁膜をプラ
ズマ化学気相成長法によりオーバーハング形状に形成す
る工程と、(C)前記第1の絶縁膜上に回転塗布法で第
1の有機含有塗布絶縁膜を形成する工程との間に、前記
第1の絶縁膜をスパッタエッチする工程を設けてもよ
い。
【0033】このようにすることによって、例えば図1
(b)に示すように下地の絶縁膜102が掘り下げら
れ、配線間に充分な量の低誘電率材料(有機SOG膜)
を埋め込むことができる。これにより寄生容量の低減を
図ることができる。
【0034】また本発明において、第1の絶縁膜を形成
する際のプラズマ化学気相成長法として、(a)モノシ
ラン(SiH4)と、(b)酸素もしくは酸素含有化合
物とを原料に用いたプラズマ化学気相成長法を用いるこ
とが好ましい。例えば、SiH4とO2を原料としたプラ
ズマCVD法によりシリコン酸化膜を堆積する。このよ
うにすることによって容易にオーバーハング形状の第1
の絶縁膜を形成することができる。さらにプラズマCV
D法としてシリコン基板に高周波電力を印加する高密度
プラズマCVD法を用いれば、より微細な配線間隔に対
しても所望のオーバーハング形状にて絶縁膜を成膜する
ことができる。
【0035】本発明において、第1の絶縁膜は、シリコ
ン酸化膜、表面が窒化されたシリコン酸化膜、シリコン
酸窒化膜などとすることができる。表面が窒化されたシ
リコン酸化膜、またはシリコン酸窒化膜とすると、有機
含有塗布絶縁膜のエッチバック工程において下地となる
第1の絶縁膜と有機含有塗布絶縁膜との選択比を上げる
ことができ、より微細な配線間隔の多層配線構造を形成
することができる。
【0036】本発明の半導体装置の製造方法は、下層配
線の間隔が狭い場合に特に有効である。すなわち、下層
配線の最小間隔が0.5μm以下の場合により有効であ
り、0.35μm以下の場合にさらに有効である。
【0037】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
【0038】(実施例1)図1及び図2は本発明の半導
体装置の製造方法における第1の実施例を説明するため
のものであり、半導体装置の製造工程順の断面図であ
る。
【0039】まず、図1(a)に示すように、シリコン
基板101表面に所定の半導体素子(図示せず)を形成
後に、全面に下地絶縁膜として例えばBPSG(Bor
oPhosphoSilicate Glass)膜等
を堆積した。次いでRTA(Rapid Therma
l Annealing)法により焼き固めた絶縁膜1
02を形成し、所要のコンタクトホール(図示せず)を
形成した。次に膜厚30nm程度のチタン膜103、膜
厚100nm程度の窒化チタン膜104、膜厚450n
m程度のアルミ−銅合金膜105及び膜厚50nm程度
の窒化チタン膜106を順次にスパッタリング法で積層
して、膜厚約630nmの積層金属膜を形成し、これを
公知の方法でパターニングして下層配線107aから1
07eを形成した。ここで、下層配線107a等のエッ
チング後に下地の絶縁膜102を0.2μm程度掘り下
げた(図1(b))。これら下層配線107a等の最小
スペース間隔は約0.3μmとした。このような部分で
の2つの下層配線に挟まれた空隙部のアスペクト比は最
大約2.8となる。
【0040】次に図1(b)に示すように、絶縁膜10
2上及び下層配線107a等の上に平行平板型プラズマ
CVD装置を用いて、第1シリコン酸化膜(第1の絶縁
膜)108を約300nm堆積した。この際、第1シリ
コン酸化膜108の堆積条件として、SiH4とN2Oを
原料とし、対向電極に13.56MHzの高周波電圧を
約0.8W/cm2印可した。また、成膜圧力を約2.
2Torr、SiH4流量に対するN2Oの流量比を約2
0とした。さらに、膜成長時の基板温度を約400℃に
保持した。この段階で、下層配線107a等の微細配線
間では、第1シリコン酸化膜108が下層配線の肩の部
分で出っ張りが出るために、オーバーハング形状とな
る。SiH4を原料としたプラズマCVD法の場合、気
相での反応が主となり、TEOS(テトラエチルオルソ
シリケート)を原料とするプラズマCVD法に比べて、
極端なオーバーハング形状となる。ここで、オーバーハ
ング部どうしが接触しない程度に、微細配線間に溝を故
意に形成した。 通常、実際の配線パターン上に絶縁膜
を形成し、断面SEM(二次電子像)観察により確認
し、膜厚等の条件を決定する。また、最小配線間隔は回
路・マスク設計の段階で決められており、世代ごとに条
件を変更する。この際、溝の開口部は、後の工程で有機
含有塗布絶縁膜109が埋め込める程度に開いていれば
良く、その間隔は有機含有塗布絶縁膜109の埋め込み
特性に応じて適宜設定される。
【0041】次に、図1(c)に示すように、全面に有
機含有塗布絶縁膜109を塗布・焼成した。有機含有塗
布絶縁膜109としては、日立化成工業社製の有機SO
G膜HSG−2209S−R7を用いた。塗布後にホッ
トプレート上で約140℃、3分間と約275℃、3分
間の熱処理を行った。この後、熱処理炉を用いて450
℃、窒素雰囲気中で1時間の熱処理を行う。有機含有塗
布絶縁膜109は第1シリコン酸化膜108上では埋め
込み性が良く、微細な配線間にも埋め込むことができ
る。本実施例の場合は、幅500nm程度とした。な
お、有機含有塗布絶縁膜は有機成分含有率が高いほど微
細な配線間への埋め込み性が向上する。これは、通常の
無機系SOG膜の場合、分子の末端はシラノール結合
(Si−OH)で終端されているために、下地シリコン
酸化膜との間に水素結合が容易に形成されるために却っ
て埋め込み性が悪化するのに対して、−CH3等の有機
成分を含有する有機含有塗布絶縁膜の場合、有機成分は
下地シリコン酸化膜に対して弾くために却って埋め込み
性が良くなるのである。有機成分含有率が非常に大きい
場合は、SOG膜に、下地の凹凸形状に依存したまだら
模様が生じるが、この場合でも微細配線間内には有機含
有塗布絶縁膜が残存し完全に埋め込める。前述のように
低誘電率のSOG膜の埋め込みが特に必要とされるのは
配線間隔の狭い部分であるから、−CH3等の有機成分
は多い方が好ましい。なお埋め込み性及び濡れ性は溶液
中の固形成分にも依存する。固形成分が減少すると、一
回に塗れる膜厚は減少するが、埋め込み性は向上する。
【0042】本実施例では、図1(a)の工程で絶縁膜
102を掘り下げたことと、図1(b)での第1シリコ
ン酸化膜108がオーバーハング形状となっていること
から、微細配線間は十分な量の低誘電率有機含有塗布絶
縁膜109で埋め込まれる。このことで微細配線間の誘
電率の低下が図られる。
【0043】次に図1(d)に示すように、有機含有塗
布絶縁膜109の全面をエッチバックする。この際、C
4等のフルオロカーボン系のガスにO2を導入すること
で、有機成分を含んだ有機含有塗布絶縁膜109を選択
的にエッチングすることができる。具体的には、平行平
板型エッチング装置を用いてC26とO2とHeからな
る混合ガスを導入し、これらの比を約5:1:15にし
た。圧力を約240Paとし、約2W/cmのパワーで
全面エッチバックを行った。フルオロカーボン系のガス
流量に対するO2流量の比率を大きくするほど有機含有
塗布絶縁膜109はエッチングされやすくなり、エッチ
ングされない第1シリコン酸化膜108との間で高い選
択比が得られる。この選択比は、有機含有塗布絶縁膜1
09の有機成分含有率が高いほど大きくなる。
【0044】また、微細配線間の有機含有塗布絶縁膜1
10cと110d、110eでは、下地の第1シリコン
酸化膜108のオーバーハング形状によるマイクロロー
ディング効果のためにエッチバックされない。これに反
して、大面積の有機含有塗布絶縁膜(配線間隔の広い部
分)は、ほとんどエッチバックされる。その結果、大面
積部分では配線の側壁のみに有機含有塗布絶縁膜110
a、110b、110fが残存する。この時、ヴィアホ
ールを形成する下層配線上の有機含有塗布絶縁膜を完全
にエッチバックし、かつ、積層配線構造を形成した場合
に下層配線が無い大面積の所でクラックが起こらない程
度にエッチバックを行えば良い。
【0045】次に、図2(e)に示すように、平行平板
型プラズマCVD装置を用いて、TEOSとO2を原料
として、第1シリコン酸化膜108及び有機含有塗布絶
縁膜110aから110f上に第2シリコン酸化膜11
1を約1.6μmの膜厚で堆積した。ここで、第2シリ
コン酸化膜111内に「す」が残存しないようにして、
下層配線107a等の上面よりも高く、第2シリコン酸
化膜111を堆積した。
【0046】その後、図2(f)に示すように、化学的
機械研磨(Chemical Mechanical
Polishing、CMP)法を用いて、第2シリコ
ン酸化膜111を研磨し表面を平坦化した。この時、下
層配線107a等の上の第1シリコン酸化膜108と第
2シリコン酸化膜111の総膜厚を約800nmに残し
て研磨・平坦化した。その後、約400℃の窒素雰囲気
中で約10分間の熱処理を行い、第1シリコン酸化膜1
08と有機含有塗布絶縁膜110a〜110f、第2シ
リコン酸化膜112からなる平坦化された層間絶縁膜1
20を形成した。次に、フォトリソグラフィー技術及び
ドライエッチング技術を用いて、下層配線107bと1
07d上にヴィアホール113aと113bを形成し
た。この時、ヴィアホール底部の窒化チタン膜106を
完全に除去し、アルミ−銅合金膜105の表面を露出さ
せた。
【0047】最後に、図2(g)に示すように、スパッ
タ法を用いて全面にチタン膜114及び窒化チタン膜1
15を形成した後、CVD法により全面にタングステン
膜を堆積し、ついで、全面エッチバックを行うことによ
りヴィアホール113aと113b内にのみタングステ
ン膜116aと116bを埋め込んだ状態とした。次
に、スパッタ法を用いてアルミニウム−銅合金膜11
7、窒化チタン膜118を形成した後、フォトリソグラ
フィー技術及びドライエッチング技術を用いて上層配線
119を形成することにより、2層配線構造を有する半
導体装置を完成した。作製された半導体装置は、ヴィア
不良やクラックの発生が認められなかった。
【0048】本実施例の場合、図1(b)において、S
iH4とN2Oを原料として、平行平板型プラズマCVD
装置を用いて、第1シリコン酸化膜108を堆積した
が、オーバーハング形状を示すシリコン酸化膜ならばど
のような方法でも良い。例えば、高密度プラズマCVD
法により、SiH4とO2を原料として、シリコン酸化膜
を堆積しても良い。この場合、堆積条件としては、シリ
コン基板101に13.56MHzの高周波電圧を約
1.0W/cm2印可する。また、高周波電力のソース
パワーを約3000W、圧力を約6mTorr、SiH
4流量に対するO2流量比を約2.0とする。この場合で
も、微細配線間にはオーバーハング形状のシリコン酸化
膜を形成することができる。
【0049】また本実施例では、図1(b)において微
細配線間で上部が接触しない場合の例を示したが、上部
が接触し、配線間にボイドが生じても問題ではない。上
部が接触した場合、微細配線間の溝を開口するためにA
rスパッタエッチングを行う。Arスパッタエッチング
は例えば以下のようにして行う。平行平板型プラズマ処
理装置を用いてArを導入し、チャンバー内圧力約20
mTorrで基板電極側に13.56MHzの高周波電
圧を約1.0W/cm2印可する。さらに、CF4等のフ
ルオロカーボン系のガスを導入して、反応性イオンエッ
チバックを行っても良い。この場合、全面でエッチバッ
クが起こるために、全面での膜減りが発生する。
【0050】また本実施例の場合、図2(e)におい
て、平行平板型プラズマCVD装置を用いて、TEOS
とO2を原料として、第2シリコン酸化膜を形成した
が、「す」が残存しなければどのような方法でも良い。
例えば、基板に高周波電力を印可する高密度プラズマC
VD法により、SiH4とO2とArを原料として、第2
シリコン酸化膜111を堆積しても良い。以下、堆積条
件の一例を示す。シリコン基板101に13.56MH
zの高周波電圧を印可する。また、高周波電力のソース
パワーを約3000W、基板に印可する高周波電源のパ
ワーを約7.5W/cm2、圧力を約6mTorr、S
iH4流量に対するO2流量比を約1.4とする。
【0051】(実施例2)図3は本発明の半導体装置の
製造方法において第2の実施例を説明するための工程断
面図である。本実施例は、有機含有塗布絶縁膜の塗布時
に回転塗布と回転除去を繰り返すことを特徴としてい
る。本実施例に示す方法は、1回の回転塗布では微細配
線間にボイドが残存してしまう場合、例えば、下地の第
1シリコン酸化膜108が微細配線間の開口部が非常に
小さいか、有機含有塗布絶縁膜301の埋め込み性が悪
い場合に有効な方法である。具体的には、下地の第1シ
リコン酸化膜108が微細配線間の開口部が500nm
以下と小さい場合や、有機含有塗布絶縁膜301の粘性
が高い場合に有効である。
【0052】本実施例では、まず実施例1の図1(a)
及び図1(b)と同じ工程を行った。すなわち、図1
(a)と同じ方法で下地の微細配線の形成および第1シ
リコン酸化膜の形成を行った。
【0053】次いで図3(a)に示すように、全面に有
機含有塗布絶縁膜301を回転塗布した。有機含有塗布
絶縁膜301としては、Allied Signal社
製の有機絶縁膜FLARE 1.0(Fluirina
ted Poly arylether)を用いる。塗
布した段階で、微細配線間にボイド302a及び302
b、302cが形成され、このままホットプレートと炉
で焼成するとこれらのボイドが残存してしまう。そこで
図3(b)に示すように、有機含有塗布絶縁膜301の
塗布直後に、溶剤で回転除去した。回転除去の特性とし
て、微細な配線間の有機含有塗布膜は除去できないが、
広いパターン上、又はパターンが無い上では、有機含有
塗布膜はすべて取り去ることができる。このため、微細
配線間には第1有機含有塗布絶縁膜303dと303
e、303fが残存する。一方、下層配線の無い広い平
坦部分では、第1有機含有塗布絶縁膜303aと303
b、303c、303gが下層配線107aと107b
と107eの側壁部の隅に残存する。ここで、一回の回
転塗布と回転除去を行っても微細配線間にボイドが残存
する場合は、数度、回転塗布と回転除去を繰り返すこと
によりボイドを完全に除去することができる。
【0054】上記のようにして回転塗布を行った後、ホ
ットプレート上で約80℃、1分間と約110℃、1分
間、約150℃、1分間の熱処理を行う。この後、熱処
理炉を用いて室温で入出炉を行い、400℃、窒素雰囲
気中、1時間の熱処理を行った。
【0055】次に、図3(c)に示すように、全面に第
2有機含有塗布絶縁膜304を塗布・焼成した。第2有
機含有塗布絶縁膜304としては、シューマッカー社製
の有機絶縁膜PAE2(Poly arylethe
r)を用いて、塗布後にホットプレート上で約80℃、
2分間と約280℃、2分間の熱処理を行った。この
後、熱処理炉を用いて425℃、20%酸素含有窒素雰
囲気中、20分間の熱処理を行った。この段階で、実施
例1の図1(c)における有機含有塗布絶縁膜109
が、図3(b)、(c)においては、第1有機含有塗布
絶縁膜303a〜303gと第2有機含有塗布絶縁膜3
04の二層になっている。
【0056】図3(b)において有機含有塗布溶液中の
固形含有量を非常に小さい状態にしても、上記と同様の
結果となる。この場合、塗布溶液の特性より下地パター
ンに起因する塗布むらが生じるが、微細な配線間には着
実に第1有機含有塗布絶縁膜303dと303e、30
3fが残存する。なおこの方法をとる場合、第2有機含
有塗布絶縁膜304は有機含有塗布溶液中の固形含有量
は通常レベルとすることが好ましい。すなわち第1有機
含有塗布絶縁膜303a〜303gと第2有機含有塗布
絶縁膜304で固形含有量を変えることが好ましい。
【0057】その後、実施例1の図1(d)以降と同様
の工程を経て2層配線構造を有する半導体装置を完成し
た。
【0058】(実施例3)実施例3は、有機含有塗布絶
縁膜のエッチバック工程において下地となる第1の絶縁
膜と有機含有塗布絶縁膜との選択比を上げることを目的
としたものである。本実施例では下地の第1シリコン酸
化膜を表面窒化することにより選択比の向上を図ってい
る。
【0059】図4は図1(a)及び図1(b)と同じ工
程が終わった後の工程断面図である。すなわち下地の微
細配線の形成方法は図1(a)と同じで、第1シリコン
酸化膜の形成方法は図1(b)と同じである。本実施例
は図1(b)と図1(c)の間に図4の工程を加えるこ
とを特徴としている。
【0060】本実施例では、図1(a)及び図1(b)
に示す工程の後、図4に示すように第1シリコン酸化膜
上の全面に窒素プラズマ401により窒化処理を施し、
窒化された第1シリコン酸化膜402を形成した。窒素
プラズマ発生条件としては、誘導結合型プラズマ発生装
置を用い、圧力約10mtorr下、窒素(N2)流量
約200sccmで、ソースパワーを3000Wとし
た。基板には、約0.3W/cm2の高周波電力を印加
した。基板に印加した高周波周波数は2MHzを用い
た。処理時間は約300secである。この条件でシリ
コン基板では約5nm窒化した。プラズマCVD成長法
によるシリコン酸化膜の場合は、最表面部分の窒素濃度
が高く、深さ方向にしたがって窒素濃度は減少した。そ
の結果、表面から約10nmが窒化される。
【0061】この後、図1(c)と同様に、全面に有機
含有塗布絶縁膜を形成し、全面で有機含有塗布絶縁膜の
エッチバックを行った。この場合、下地シリコン酸化膜
の表面が窒化しているために、ドライエッチングレート
が処理を施していないシリコン酸化膜に比べて低いとい
う利点がある。この効果のために、エッチバック時の下
地シリコン酸化膜の膜減りが少なく、第1シリコン酸化
膜の膜厚を小さくすることができる。したがって本実施
例に示す方法は、きわめて狭い微細配線間に対して特に
有効である。なお、窒化をすることで誘電率の増加が懸
念されるが、下地シリコン酸化膜の表面しか窒化されな
いので微細配線間の側壁は窒化されず、微細配線間の誘
電率の増加には繋がらない。
【0062】その後、実施例1の図1(d)以降と同様
の工程を経て2層配線構造を有する半導体装置を完成し
た。作製された半導体装置は、ヴィア不良やクラックの
発生が認められなかった。
【0063】(実施例4)実施例4は、有機含有塗布絶
縁膜のエッチバック工程において下地となる第1の絶縁
膜と有機含有塗布絶縁膜との選択比を上げることを目的
としたものである。本実施例では下地となる第1の絶縁
膜として、第1シリコン酸化膜に代えシリコン酸窒化膜
を用いることにより選択比の向上を図っている。
【0064】図5は図1の(a)と同じ工程を終了した
後の工程断面図である。すなわち、下地の微細配線の形
成は図1(a)と同様にして行い、次いで図5に示す工
程に移る。すなわち、絶縁膜102上及び下層配線10
7a等上に平行平板型プラズマCVD装置を用いて、シ
リコン酸窒化膜501を約300nm堆積した。この
際、シリコン酸窒化膜501堆積条件として、SiH4
とNH3、N2O、N2を原料とし、基板側の電極には2
50KHzの高周波電圧を約0.2W/cm2印可し、
対向電極に13.56MHzの高周波電圧を約0.4W
/cm2印可した。また、成膜圧力を約2Torr、S
iH4流量に対するNH3、N2O、N2のそれぞれの流量
比を約1:6:1.5:4とした。さらに、さらに、膜
成長時の基板温度を約400℃に保持した。この条件
で、屈折率は約1.84、膜応力は圧縮側に約1.0×
109dyne/cm2の、均一性の良いシリコン酸窒化
膜501が得られた。この段階で、下層配線107a等
の微細配線間ではシリコン酸窒化膜501が下層配線の
肩の部分で出っ張りが生じ、オーバーハング形状とな
る。シリコン酸化膜中に窒素を含むことで、その後の有
機含有塗布絶縁膜のエッチバック時にドライエッチング
レートが処理を施していないシリコン酸化膜に比べて低
いという利点がある。この効果のために、エッチバック
時の膜減りが少なく、第1シリコン酸化膜の膜厚を小さ
くすることができる。また、膜自身が深さ方向に均質に
なっているため、上記第3の実施例よりもさらに狭い微
細配線間にも適用することができるという利点がある。
しかし、微細配線間の側壁もシリコン酸窒化膜となるた
めに、微細配線間の誘電率という点では、上記第3の実
施例に比べて誘電率は若干上昇する。
【0065】プラズマCVD法によるSiH4を原料と
したシリコン酸窒化膜の場合、形成条件において、N2
Oの流量比率を減らすと、シリコン酸窒化膜中の窒素含
有量は上昇し、SiH4を原料としたプラズマCVD法
のシリコン酸化膜に比べて、さらに極端なオーバーハン
グ形状となる。よって、微細配線間の側壁には、シリコ
ン酸窒化膜は付きにくいという利点となる。
【0066】この後、図1(c)と同様、全面に有機含
有塗布絶縁膜を形成し、全面で有機含有塗布絶縁膜のエ
ッチバックを行った。その後、実施例1の図1(d)以
降と同様の工程を経て2層配線構造を有する半導体装置
を完成した。作製された半導体装置は、ヴィア不良やク
ラックの発生が認められなかった。
【0067】なお、上記の各実施例では2層構造の例の
みを示したが、3層以上の多層構造にも適用できること
はいうまでもない。
【0068】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は第1の絶縁膜をプラズマ化学気相成長法
によりオーバーハング形状に形成するため、微細配線間
のみに低誘電率の有機絶縁膜を埋め込むことができる。
このためビアホール側壁に有機絶縁膜が露出せず、ポイ
ズンドビアの発生を効果的に防止できる。また配線間隔
の広い部分には側壁部のみに有機SOG膜が形成された
状態となるため、良好なクラック耐性を示す。
【0069】また本発明の半導体装置の製造方法は、C
MPによりチップサイズの平坦性を充分に得ることがで
きるため、フォーカスマージンを稼ぐ必要が無く、従来
よりも微細な配線及びヴィアホールを形成することがで
きる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明するための工程断
面図(前半)である。
【図2】本発明の第1の実施例を説明するための工程断
面図(後半)である。
【図3】本発明の第2の実施例を説明するための工程断
面図である。
【図4】本発明の第3の実施例を説明するための工程断
面図である。
【図5】本発明の第4の実施例を説明するための工程断
面図である。
【図6】第1の従来技術を説明するための工程断面図で
ある。
【図7】第2の従来技術を説明するための工程断面図で
ある。
【符号の説明】
101 シリコン基板 102 絶縁膜 103 チタン膜 104 窒化チタン膜 105 アルミ−銅合金膜 106 窒化チタン膜 107a〜e 下層配線 108 第1シリコン酸化膜 109 有機含有塗布絶縁膜 110a〜f 有機含有塗布絶縁膜 111 第2シリコン酸化膜 112 第2シリコン酸化膜 113a、b ヴィアホール 114 チタン膜 115 窒化チタン膜 116a、b タングステン膜 117 アルミニウム−銅合金膜 118 窒化チタン膜 119 上層配線 120 層間絶縁膜 301 第1有機含有塗布絶縁膜 302a〜c ボイド 303a〜g 第1有機含有塗布絶縁膜 304 第2有機含有塗布絶縁膜 401 窒素プラズマ 402 窒化された第1シリコン酸化膜 501 シリコン酸窒化膜 601 シリコン基板 602 絶縁膜 603a〜c 下層配線 604 第1シリコン酸化膜 605 有機含有スピンオングラス膜 606 第2シリコン酸化膜 607 フォトレジスト 608a、b ヴィアホール 609 酸素プラズマ 610 チタン膜 611 窒化チタン膜 612 タングステン膜 613a,613b ボイド 614 クラック 615 層間絶縁膜 701 シリコン基板 702 絶縁膜 703 金属導線 704 第1酸化物上層部 706 酸化物ライナー 707 低誘電率膜 708 低誘電率膜 709 第2酸化物上層部 710 層間絶縁膜

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 (A)半導体基板上に絶縁膜を形成した
    後、該絶縁膜を介して複数の下層配線を形成する工程
    と、(B)前記下層配線表面及び前記絶縁膜表面を覆う
    第1の絶縁膜をプラズマ化学気相成長法によりオーバー
    ハング形状に形成する工程と、(C)前記第1の絶縁膜
    上に回転塗布法で有機含有塗布絶縁膜を形成する工程
    と、(D)前記有機含有塗布絶縁膜を焼成する工程と、
    (E)ドライエッチング法により前記有機含有塗布絶縁
    膜の一部をエッチバックする工程と、(F)前記第1の
    絶縁膜上及び前記有機含有塗布絶縁膜上に第2の絶縁膜
    をプラズマ化学気相成長法により形成する工程と、
    (G)化学的機械研磨法により前記第2の絶縁膜を研磨
    し、表面を平坦化する工程とを有することを特徴とする
    半導体装置の製造方法。
  2. 【請求項2】 (G)の工程の後に、さらに、(H)前
    記第1の絶縁膜および前記第2の絶縁膜の所定部分をエ
    ッチングし、前記下層配線に達するホールを形成する工
    程と、(I)前記ホールを金属材料で埋め込む工程とを
    有することを特徴とする請求項1に記載の半導体装置の
    製造方法。
  3. 【請求項3】 (E)の工程におけるエッチバックを、
    前記下層配線の上部で、前記第1の絶縁膜の上部に形成
    された有機含有塗布絶縁膜が実質的に完全に除去される
    まで行うことを特徴とする請求項1または2に記載の半
    導体装置の製造方法。
  4. 【請求項4】 (A)半導体基板上に絶縁膜を形成した
    後、該絶縁膜を介して複数の下層配線を形成する工程
    と、(B)前記下層配線表面及び前記絶縁膜表面を覆う
    第1の絶縁膜をプラズマ化学気相成長法によりオーバー
    ハング形状に形成する工程と、(C)前記第1の絶縁膜
    上に回転塗布法で第1の有機含有塗布絶縁膜を形成する
    工程と、(D)回転除去法により前記第1の有機塗布絶
    縁膜の一部を除去する工程と、(E)前記第1の有機含
    有塗布絶縁膜を焼成する工程と、(F)前記第1の絶縁
    膜及び第1の有機含有塗布絶縁膜の上に回転塗布法で第
    2の有機含有塗布絶縁膜を形成する工程と、(G)前記
    第2の有機含有塗布絶縁膜を焼成する工程と、(H)ド
    ライエッチング法により前記第1の有機含有塗布絶縁膜
    及び前記第2の有機含有塗布絶縁膜の一部をエッチバッ
    クする工程と、(I)前記第1の絶縁膜、前記第1の有
    機含有塗布絶縁膜、及び前記第2の有機含有塗布絶縁膜
    の上に、第2の絶縁膜をプラズマ化学気相成長法により
    形成する工程と、(J)化学的機械研磨法により前記第
    2の絶縁膜を研磨し、表面を平坦化する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項5】 (J)の工程の後に、さらに、(K)前
    記第1の絶縁膜および前記第2の絶縁膜の所定部分をエ
    ッチングし、前記下層配線に達するホールを形成する工
    程と、(L)前記ホールを金属材料からなる膜で埋め込
    む工程とを有することを特徴とする請求項4に記載の半
    導体装置の製造方法。
  6. 【請求項6】 (H)の工程におけるエッチバックを、
    前記下層配線の上部で、前記第1の絶縁膜の上部に形成
    された有機含有塗布絶縁膜が実質的に完全に除去される
    まで行うことを特徴とする請求項4または5に記載の半
    導体装置の製造方法。
  7. 【請求項7】 (B)の工程と(C)の工程の間に、前
    記第1の絶縁膜をスパッタエッチする工程を有すること
    を特徴とする請求項1乃至6いずれかに記載の半導体装
    置の製造方法。
  8. 【請求項8】 前記第1の絶縁膜を形成する際の前記プ
    ラズマ化学気相成長法は、(a)モノシラン(Si
    4)と、(b)酸素もしくは酸素含有化合物とを原料
    に用いたプラズマ化学気相成長法であることを特徴とす
    る請求項1乃至7いずれかに記載の半導体装置の製造方
    法。
  9. 【請求項9】 前記第1の絶縁膜が、表面が窒化された
    シリコン酸化膜であることを特徴とする請求項1乃至8
    いずれかに記載の半導体装置の製造方法。
  10. 【請求項10】 前記第1の絶縁膜が、シリコン酸窒化
    膜であることを特徴とする請求項1乃至9いずれかに記
    載の半導体装置の製造方法。
  11. 【請求項11】 前記下層配線の最小間隔が0.5μm
    以下である請求項1乃至10いずれかに記載の半導体装
    置の製造方法。
JP05969098A 1998-03-11 1998-03-11 半導体装置の製造方法 Expired - Fee Related JP3362662B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP05969098A JP3362662B2 (ja) 1998-03-11 1998-03-11 半導体装置の製造方法
KR1019990007927A KR100346294B1 (ko) 1998-03-11 1999-03-10 반도체 장치의 제조 방법
TW088103679A TW396509B (en) 1998-03-11 1999-03-10 Method for making semiconductor device
US09/268,507 US6271119B1 (en) 1998-03-11 1999-03-11 Method for making semiconductor device
CN99102968A CN1229273A (zh) 1998-03-11 1999-03-11 制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05969098A JP3362662B2 (ja) 1998-03-11 1998-03-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH11260815A true JPH11260815A (ja) 1999-09-24
JP3362662B2 JP3362662B2 (ja) 2003-01-07

Family

ID=13120471

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05969098A Expired - Fee Related JP3362662B2 (ja) 1998-03-11 1998-03-11 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6271119B1 (ja)
JP (1) JP3362662B2 (ja)
KR (1) KR100346294B1 (ja)
CN (1) CN1229273A (ja)
TW (1) TW396509B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010113458A (ko) * 2000-06-16 2001-12-28 다니구찌 이찌로오, 기타오카 다카시 반도체 장치의 제조 방법, 반도체 장치의 제조 방법에사용되는 매립 재료 및 반도체 장치
US6812128B2 (en) 2002-10-03 2004-11-02 Oki Electric Industry Co., Ltd. Method of manufacturing multilayer structured semiconductor device
JP2006116840A (ja) * 2004-10-22 2006-05-11 Sony Corp 液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法
JP2006148046A (ja) * 2004-11-24 2006-06-08 Hynix Semiconductor Inc 半導体素子の製造方法
KR100744104B1 (ko) * 2001-06-01 2007-08-01 주식회사 하이닉스반도체 콘택 형성 방법
JP2012182256A (ja) * 2011-02-28 2012-09-20 Nichia Chem Ind Ltd 発光装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472307B1 (en) * 2000-01-27 2002-10-29 Agere Systems Guardian Corp. Methods for improved encapsulation of thick metal features in integrated circuit fabrication
US7026172B2 (en) * 2001-10-22 2006-04-11 Promos Technologies, Inc. Reduced thickness variation in a material layer deposited in narrow and wide integrated circuit trenches
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
KR100869357B1 (ko) * 2002-05-17 2008-11-19 주식회사 하이닉스반도체 공극 발생을 최소화할 수 있는 반도체소자 제조방법
KR100471411B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 플러그 심을 억제할 수 있는 반도체소자 제조방법
US7153776B2 (en) * 2002-11-27 2006-12-26 International Business Machines Corporation Method for reducing amine based contaminants
JP2005150151A (ja) * 2003-11-11 2005-06-09 Seiko Epson Corp 半導体装置の絶縁膜形成方法及び半導体装置
KR100930874B1 (ko) * 2005-06-10 2009-12-10 (주)아모레퍼시픽 유기 또는 무기 입자의 표면이 발수성 극박막 층으로표면개질된 분체의 제조방법
JP4793927B2 (ja) 2005-11-24 2011-10-12 東京エレクトロン株式会社 基板処理方法及びその装置
JP2008294123A (ja) * 2007-05-23 2008-12-04 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8076778B2 (en) * 2009-09-30 2011-12-13 Macronix International Co., Ltd. Method for preventing Al-Cu bottom damage using TiN liner
CN109683412A (zh) 2019-01-29 2019-04-26 深圳市华星光电技术有限公司 阵列基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243402A (ja) * 1992-03-03 1993-09-21 Nec Corp 半導体装置の製造方法
JP2643793B2 (ja) 1993-09-14 1997-08-20 日本電気株式会社 半導体装置及びその製造方法
JPH07169833A (ja) * 1993-12-14 1995-07-04 Nec Corp 半導体装置及びその製造方法
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH09139431A (ja) * 1995-11-15 1997-05-27 Nec Corp 半導体装置とその製造方法
JPH09246374A (ja) * 1996-03-05 1997-09-19 Hitachi Ltd 多層配線構造体及びその製造方法
JPH09306988A (ja) * 1996-03-13 1997-11-28 Sony Corp 多層配線の形成方法
KR100236052B1 (ko) * 1996-11-20 1999-12-15 김영환 반도체장치의 다층배선 형성방법
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010113458A (ko) * 2000-06-16 2001-12-28 다니구찌 이찌로오, 기타오카 다카시 반도체 장치의 제조 방법, 반도체 장치의 제조 방법에사용되는 매립 재료 및 반도체 장치
KR100744104B1 (ko) * 2001-06-01 2007-08-01 주식회사 하이닉스반도체 콘택 형성 방법
US6812128B2 (en) 2002-10-03 2004-11-02 Oki Electric Industry Co., Ltd. Method of manufacturing multilayer structured semiconductor device
JP2006116840A (ja) * 2004-10-22 2006-05-11 Sony Corp 液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法
JP4617824B2 (ja) * 2004-10-22 2011-01-26 ソニー株式会社 液体吐出ヘッド、液体吐出装置及び液体吐出ヘッドの製造方法
JP2006148046A (ja) * 2004-11-24 2006-06-08 Hynix Semiconductor Inc 半導体素子の製造方法
JP2012182256A (ja) * 2011-02-28 2012-09-20 Nichia Chem Ind Ltd 発光装置

Also Published As

Publication number Publication date
CN1229273A (zh) 1999-09-22
KR19990077752A (ko) 1999-10-25
TW396509B (en) 2000-07-01
US6271119B1 (en) 2001-08-07
KR100346294B1 (ko) 2002-07-26
JP3362662B2 (ja) 2003-01-07

Similar Documents

Publication Publication Date Title
KR100350811B1 (ko) 반도체 장치의 금속 비아 콘택 및 그 형성방법
US6479380B2 (en) Semiconductor device and manufacturing method thereof
JP3362662B2 (ja) 半導体装置の製造方法
US7304386B2 (en) Semiconductor device having a multilayer wiring structure
US6265321B1 (en) Air bridge process for forming air gaps
KR100421055B1 (ko) 반도체 소자의 금속배선 형성방법
US7501339B2 (en) Methods for making dual-damascene dielectric structures
JP2973905B2 (ja) 半導体装置の製造方法
JP2001077196A (ja) 半導体装置の製造方法
KR20050114035A (ko) 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
JPH07201997A (ja) 集積回路及びその製造方法
KR100292403B1 (ko) 반도체소자의층간절연막및그제조방법
JPH10112503A (ja) 半導体装置の製造方法
US5821162A (en) Method of forming multi-layer wiring utilizing SOG
JP3399154B2 (ja) 積層絶縁膜のプラズマエッチング方法
US6376367B1 (en) Method for manufacturing multilayer interconnects by forming a trench with an underlying through-hole in a low dielectric constant insulator layer
JP2003303880A (ja) 積層層間絶縁膜構造を利用した配線構造およびその製造方法
JP2001118928A (ja) 集積回路の製造方法
JPH1140669A (ja) 多層配線構造とその製造方法
JP2000306999A (ja) 半導体装置およびその製造方法
KR100497206B1 (ko) 반도체 소자의 층간 절연막 평탄화 방법
KR100367499B1 (ko) 반도체소자의제조방법
US7482278B1 (en) Key-hole free process for high aspect ratio gap filling with reentrant spacer
TW423105B (en) Manufacturing method of dual damascene structure
KR100380281B1 (ko) 반도체 장치의 비아홀 형성 방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081025

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091025

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees