KR100380281B1 - 반도체 장치의 비아홀 형성 방법 - Google Patents

반도체 장치의 비아홀 형성 방법 Download PDF

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Abstract

본 발명은 반도체장치의 비아홀 형성방법을 개시한다. 개시된 본 발명의 방법은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연층을 형성하는 단계와, 상기 층간절연층 상에 금속배선을 형성하는 단계와, 상기 금속배선을 덮도록 층간절연층 상에 5 내지 7층의 HDP FSG로 이루어진 금속배선절연층을 형성하되 각 층의 HDP FSG 증착시 반응가스인 H2의 유량을 소정 양만큼씩 증가시켜 위층으로 갈수록 식각률이 증가하도록 형성하는 단계와, 상기 5 내지 7층의 HDP FSG로 이루어진 금속배선절연층을 식각하여 상부 직경이 크고 하부 직경이 작은 비아홀을 형성하는 단계를 포함하는 반도체장치의 비아홀 형성방법을 제공한다. 여기서, 5 내지 7층의 HDP FSG는 반응가스인 Ar과 O2와 SiH4와 SiF4및 H2가스의 유량을 각각 110sccm, 110sccm, 63sccm, 20sccm 및 x sccm으로 하면서 H2의 유량을 최초 5sccm에서 5sccm만큼씩 순차로 증가시키는 방식으로 증착하여 식각 속도를 증가시키는 Si-H 결합이 위층으로 갈수록 증가되도록 한다. 본 발명에 따르면, 금속배선절연층으로서 HDP FSG를 사용하기 때문에 제조원가를 낮출 수 있으며, 아울러, 다층 구조로 HDP FSG를 증착하되 식각률을 조절함으로써 포이즌드-비아홀의 형성을 방지할 수 있는 것으로 인해 소자 신뢰성의 열화를 방지할 수 있다.

Description

반도체장치의 비아홀 형성방법{Method for forming via hole in semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 상부 직경이 크고 하부 직경이 작은 비아홀이 형성되도록 하여 기존의 장비를 이용하고도 포이즌드-비아홀(poisoned via hole)의 생성이 방지되도록 한 비아홀 형성방법에 관한 것이다.
일반적으로 고속소자특성을 확보하기 위하여 금속배선으로 구리를 사용하고 저유전상수값을 갖는 절연체를 금속배선절연층(inter metal dielectric layer)으로 사용한다. HSQ와 같은 저유전상수 물질에 이어 더욱 낮은 유전상수를 갖는 절연물질로 유기계열의 폴리머를 사용하고 있다.
고속소자를 제조하기 위해서는 RC 시간지연(time delay)문제를 해결하여야 한다. 즉, 가능하면 낮은 금속배선의 저항을 확보하고 금속배선간의 절연층에 의하여 생성되는 기생캐패시턴스를 낮추어야 하는 것이다.
따라서, 금속배선을 알루미늄 대신 구리로 대체하고 유전상수가 대략 4.1 정도되는 일반적인 산화막 대신 유전상수가 3.0 미만되는 저유전상수 절연물질(low k)을 사용하여 백-엔드(back end)의 RC 시간지연을 개선한다.
듀알 다마신 공정 등에서는 갭-필링을 위한 특정 금속배선절연층 형성 물질에 대한 요구는 없으나 유전상수의 감소는 지속적으로 요구되는 사항이고, 이를 충족시키기 위한 조건중의 하나가 절연층 내에 Si-H, Si-C 결합을 다량으로 형성하는 것이다.
따라서, Si-H 결합을 다량 함유하고 있는 HSQ(HydrogenSilsesQuioxane)나 Si-C 결합을 다량 포함하는 블랙 다이아몬드(black diamond) 또는 Si-F 결합을 포함하고 있는 HDP(high density plasma) FSG를 저유전막으로 채용한다. 즉, 기존의 Si-O 결합을 Si-H, Si-C, Si-F 결합으로 치환하여 저유전률을 구현하는 것이다.
그러나, HSQ를 사용하는 저유전막 형성공정은 별도의 장비와 고가의 화학제(chemical) 사용이 필수적이며, 블랙 다이아몬드를 사용하는 경우도 별도의 장비가 요구되어 제조원가를 증가시켜 제품의 경쟁력을 상실시키는 원인이 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 비아홀 형성방법을 도시하는 공정 단면도이다.
도 1a를 참조하면, 트랜지스터 등의 각종 소자가 완성된 실리콘 등의 반도체 기판(10)상에 층간절연층(11)을 PMD(pre metal dielectric)으로 형성한 다음, 그 (11) 위에 소정의 배선연결부 및 배선 형성 공정을 통하여 상기 소자등을 전기적으로 연결하는 금속배선(12)을 포토리쏘그래피로 형성한다.
도 1b를 참조하면, 상기 금속배선(12)을 충분히 덮도록 금속배선절연층(13)을 형성한다. 이때, 금속배선절연층(13)은 다량의 Si-H결합을 갖는 HSQ를 사용하여 형성한다. 그 다음, 금속배선절연층(13) 상에 평탄화층(14)을 형성한다. 이때, 상기 평탄화층(14)은 PE-TEOS를 증착하여 형성한다. 이어서, 상기 평탄화층(14)의 상부 표면을 CMP(chemical mechanical polishing)하여 그 표면을 평탄화시킨다.
도 1c를 참조하면, 금속배선(12)의 상부 표면을 노출시키는 비아홀(V1)을 평탄화층(14) 및 금속배선절연층(13)의 소정 부위를 포토리쏘그래피로 제거하여 형성한다.
그러나, 전술한 종래의 비아홀 형성방법에 따르면, 금속배선절연층이 HSQ로 형성되었으므로 식각이 최적화되기 곤란하고, 비아홀 형성 후의 세정 공정 또는 접착층(glue layer) 증착전에 충분한 디개싱(degassing)을 실시하지 않으면, 도 1c에 도시된 바와 같이, 식각 프로파일이 매우 불균일한 비아홀을 형성하게 된다. 이러한 비아홀을 포이즌드-비아홀(poisoned via hole)이라 한다.
즉, HSQ와 PE-TEOS의 식각률이 다르므로 자연적으로 비아 블로잉(via blowing)이 발생하게 되고, 따라서, 접착층 증착이나 텅스텐 플러그 형성 후 비아 보이드(via void)를 형성하게 되어, 비아 저항을 증가시키고 신뢰성을 열화시키게 된다.
결국, 종래 기술에 따른 반도체장치의 비아홀 형성방법은 HSQ를 사용하는 저유전막 형성공정으로 인해 별도의 장비와 고가의 화학제(chemical) 사용이 필수적이므로 제조원가의 증가에 따라 제품 경쟁력이 상실되는 문제가 있고, 특히, 포이즌드-비아홀의 형성으로 인해 소자 신뢰성이 열화되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 제조원가의 감소를 통해 제품 경쟁력을 높이면서 포이즌드-비아홀의 형성을 방지하여 소자 신뢰성을 높일 수 있는 반도체장치의 비아홀 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 비아홀 형성방법을 도시하는 공정 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체장치의 비아홀 형성방법을 도시하는 공정 단면도.* 도면의 주요 부분에 대한 부호의 설명 *20 : 반도체 기판 21 : 층간절연층22 : 금속배선 23-29 : 금속배선절연층V2 : 비아홀
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하지층이 형성된 반도체 기판 상에 층간절연층을 형성하는 단계; 상기 층간절연층 상에 금속배선을 형성하는 단계; 상기 금속배선을 덮도록 층간절연층 상에 n층의 HDP(high density plasma) FSG로 이루어진 금속배선절연층을 형성하되 각 층의 HDP FSG 증착시 반응가스인 H2의 유량을 소정 양만큼씩 증가시켜 1층으로부터 n층으로 갈수록 식각률이 증가하도록 형성하는 단계; 및 상기 n층의 HDP FSG로 이루어진 금속배선절연층을 식각하여 상부 직경이 크고 하부 직경이 작은 비아홀을 형성하는 단계를 포함하는 반도체장치의 비아홀 형성방법을 제공한다.여기서, 상기 금속배선절연층은 5층 내지 7층의 HDP FSG로 형성한다.상기 n층의 HDP FSG는 반응가스인 Ar과 O2와 SiH4와 SiF4및 H2가스의 유량을 각각 110sccm, 110sccm, 63sccm, 20sccm 및 x sccm으로 하면서 상기 H2의 유량을 최초 5sccm에서 5sccm만큼씩 순차로 증가시키는 방식으로 증착하여 식각 속도를 증가시키는 Si-H 결합이 위층으로 갈수록 증가되도록 한다. 또한, 상기 n층의 HDP FSG는 동일한 반응 챔버 내에서 압력은 100mTorr로 유지하고 파워는 상부/측면/바이어스를 각각 1.7/2.1/2.4 kW로 하며 반응시간은 70-120초로 하여 증착한다.또한, 본 발명의 방법은 상기 비아홀을 형성하는 단계 후, 상기 비아홀에 대한 습식 세정을 수행하는 단계와 상기 비아홀 내에 금속 플러그를 형성하는 단계를 더 포함한다.본 발명에 따르면, 금속배선절연층으로서 HDP FSG를 사용하기 때문에 별도의 장비와 고가의 화학제 사용이 필요치 않은 것과 관련해서 제조원가를 낮출 수 있으며, 아울러, 다층 구조로 HDP FSG를 증착하되 식각률을 조절함으로써 포이즌드-비아홀의 형성을 방지할 수 있는 것으로 인해 소자 신뢰성 열화를 방지할 수 있다.(실시예)이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.본 발명은 종래 공정에 의한 금속배선절연층 및 비아홀 형성시의 문제를 해결하기 위해, 고가의 장비가 아닌 기존 장비를 그대로 이용하여 금속배선절연층을 형성하며, 그리고, 금속배선절연층을 다층 구조로 형성하되 증착 레서피(recipe)의 변경을 통해 비아홀 식각시에 우수한 식각 프로파일의 비아홀이 형성되도록 한다.
중요한 것은, Si-H 또는 Si-C 결합을 다량 포함하는 경우에 이러한 결합량이 증가할수록 식각률이 증가한다는 것이다. 그 결과, 비아홀 식각공정이나 후세정공정(post cleaning)에서 비아 블로잉을 초래하여 포이즌드 비아홀 및 비아 보이드를 생성한다.
따라서, 본 발명에서는 증착되는 유전막의 Si-H 결합 농도를 단계별로 조절하여 상부로 갈수록 Si-H 결합 농도가 증가하도록 유전막을 증착하면, 비아홀 식각시 변화된 식각률에 따라 상부의 비아홀 직경은 증가하지만 하부의 비아홀 직경은 감소하도록 형성할 수 있도록 한다. 비록, 상부 직경이 큰 비아홀이 형성되어도 이는 이후 플러그 형성공정에서 보다 개선된 조건을 제공하게 된다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 비아홀 형성방법을 도시하는 공정 단면도이다.
도 2a를 참조하면, 트랜지스터 등의 각종 소자가 완성된 실리콘 등의 반도체 기판(20) 상에 층간절연층(21)을 PMD(pre metal dielectric)으로 형성한다. 그런다음, 상기 층간절연층(21) 상에 소정의 배선연결부 및 배선 형성 공정을 통하여 상기 소자 등을 전기적으로 연결하는 금속배선(22)을 금속층 증착 및 이에 대한 포토리쏘그래피 공정을 통해 형성한다.
도 2b를 참조하면, 상기 금속배선(22)을 덮도록 층간절연층(21) 상에 5 내지 7층, 예컨데, 7층의 금속배선절연층(23,24,25,26,27,28,29)을 형성한다. 여기서, 상기 7층의 금속배선절연층은 전부 HDP(high density plasma) FSG로 형성하며, 이때, 7층의 HDP FSG는 최하층의 HDP FSG로부터 최상층의 HDP FSG로 갈수록 Si-H 결합 농도가 순차로 증가되도록 하는 반응 레서피로 증착하여 형성한다. 이것은 Si-H 결합 농도가 클수록 식각 속도 또한 커지기 때문이다.한편, 본 발명의 실시예에서는 상기 금속배선절연층을 7층으로 형성하였으나 필요에 따라 5층에서 7층에 이르도록 적절히 층수를 결정한다.
본 발명의 실시예에 따른 제 1 내지 제7금속배선절연층 형성조건은 다음과 같다.
제1 내지 제7금속배선절연층(23,24,25,26,27,28,29)의 모든 형성단계에서 반응가스로서 Ar과 O2와 SiH4와 SiF4및 H2가스를 사용하되, 상기 Ar과 O2와 SiH4및 SiF4가스의 유량은 변동없이 각각 110sccm, 110sccm, 63sccm 및 20sccm으로 하며, 그리고, 상기 H2가스의 유량은 최초 5sccm에서 5sccm만큼씩 순차로 증가시켜 제7금속배선절연층(29)에서의 H2가스의 유량은 35sccm이 되도록 하고, 이를 통해, 각 층별로 다양한 Si-H 결합 농도를 갖도록 한다.즉, 위층으로 갈수록 H2가스의 유량을 5sccm만큼씩 증가시켜 식각 속도에 영향을 미치는 Si-H 결합 농도가 제1금속배선절연층(23)에서 가장 낮고, 제7금속배선절연층(29)에서 가장 높게 되도록 만든다.또한, 챔버내의 압력은 100mTorr로 유지하며, 파워는 상부/측면/바이어스를 각각 1.7/2.1/2.4 kW로 하고, 그리고, 반응시간은 70-120초 정도로 한다.
도 2c를 참조하면, 금속배선(22)의 상부 표면을 노출시키는 비아홀(V2)을 제7 내지 제1금속배선절연층(29,28,27,26,25,24,23)의 소정 부위를 포토리쏘그래피로 제거하여 형성한다. 이때, 각 금속배선절연층들은 서로 다른 식각률을 갖도록 형성되었고, 특히, 상부의 금속배선절연층의 Si-H 결합 농도가 크고 하부의 금속배선절연층의 Si-H 결합 농도가 낮으므로, 완성된 비아홀(V2)의 식각 프로파일은 상부의 직경이 크고 하부이 직경이 작은 균일한 기울기를 갖게 된다.
이러한 비아홀(V2)의 식각 프로파일은 상기 비아홀 형성 후의 세정공정(post cleaning)에서도 습식세정시 방향성없이 반지름 방향으로 비아홀의 직경을 확장하므로 역시 균일한 기울기를 갖게 된다.결국, 본 발명에 따른 비아홀 형성방법은 기존 장비로의 증착이 가능한 HDP FSG를 금속배선절연층 물질로 사용하므로, 저유전 상수의 금속배선절연층 형성을 위한 고가의 장비가 필요치 않으며, 아울러, 비아홀 형성시의 포이즌드-비아홀의 발생을 방지할 수 있다.
이상에서와 같이, 본 발명은 포이즌드 비아홀의 생성을 방지하는 동시에 상부 직경이 큰 비아홀 프로파일을 제공하므로, 후속 비아 플러그의 형성을 용이하게 할 수 있으며, 그래서, 비아 저항의 신뢰성을 증가시킬 수 있다. 또한, 추가장비가 요구되지 않으므로 제조원가를 감소시킬 수 있다.한편, 여기에서는 본 발명의 특정 실시예에 대해 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

  1. 소정의 하지층이 형성된 반도체 기판 상에 층간절연층을 형성하는 단계;
    상기 층간절연층 상에 금속배선을 형성하는 단계;
    상기 금속배선을 덮도록 층간절연층 상에 n층의 HDP FSG로 이루어진 금속배선절연층을 형성하되 각 층의 HDP FSG 증착시 반응가스인 H2의 유량을 소정 양만큼씩 증가시켜 1층으로부터 n층으로 갈수록 식각률이 증가하도록 형성하는 단계; 및
    상기 n층의 HDP FSG로 이루어진 금속배선절연층을 식각하여 상부 직경이 크고 하부 직경이 작은 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 비아홀 형성방법.
  2. 제 1 항에 있어서, 상기 층간절연층은 피엠디(pre metal dielectric)로 형성하는 것을 특징으로 하는 반도체장치의 비아홀 형성방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 금속배선절연층은 5층 내지 7층의 HDP FSG로 형성하는 것을 특징으로 하는 반도체장치의 비아홀 형성방법.
  5. 제 1 항에 있어서, 상기 n층의 HDP FSG는 반응가스인 Ar과 O2와 SiH4와 SiF4및 H2가스의 유량을 각각 110sccm, 110sccm, 63sccm, 20sccm 및 x sccm으로 하면서 상기 H2의 유량을 최초 5sccm에서 5sccm만큼씩 순차로 증가시키는 방식으로 증착하여 식각 속도를 증가시키는 Si-H 결합이 위층으로 갈수록 증가되도록 하는 것을 특징으로 하는 반도체장치의 비아홀 형성방법.
  6. 제 1 항에 있어서, 상기 비아홀을 형성하는 단계 후,
    상기 비아홀에 대한 습식 세정을 수행하는 단계와,
    상기 비아홀 내에 금속 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 비아홀 형성방법.
  7. 제 1 항에 있어서, 상기 n층의 HDP FSG는
    동일한 반응 챔버 내에서 압력은 100mTorr로 유지하고, 파워는 상부/측면/바이어스를 각각 1.7/2.1/2.4 kW로 하며, 반응시간은 70-120초로 하여 증착하는 것을 특징으로 하는 반도체장치의 비아홀 형성방법.
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