KR100315026B1 - 반도체소자의금속배선형성방법 - Google Patents

반도체소자의금속배선형성방법 Download PDF

Info

Publication number
KR100315026B1
KR100315026B1 KR1019980059145A KR19980059145A KR100315026B1 KR 100315026 B1 KR100315026 B1 KR 100315026B1 KR 1019980059145 A KR1019980059145 A KR 1019980059145A KR 19980059145 A KR19980059145 A KR 19980059145A KR 100315026 B1 KR100315026 B1 KR 100315026B1
Authority
KR
South Korea
Prior art keywords
oxide film
forming
hdp oxide
hsq
film
Prior art date
Application number
KR1019980059145A
Other languages
English (en)
Other versions
KR20000042853A (ko
Inventor
우선웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980059145A priority Critical patent/KR100315026B1/ko
Publication of KR20000042853A publication Critical patent/KR20000042853A/ko
Application granted granted Critical
Publication of KR100315026B1 publication Critical patent/KR100315026B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 0.25㎛의 디자인룰을 갖는 고집적 반도체 소자에서 콘택 오정렬 및 콘택패일을 방지함과 동시에 기생 캐패시턴스, RC 딜레이 시간, 및 크로스 토크를 감소시킬 수 있는 금속배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 상부에 도전층 패턴이 형성된 반도체 기판 상에 HSQ 산화막을 형성하는 단계; HSQ 산화막을 열처리하는 단계; HSQ 산화막 상에 제 1 내지 제 3 HDP 산화막을 순차적으로 형성하는 단계; 제 3 HDP 산화막의 표면을 평탄화하는 단계; 제 3 내지 제 1 HDP 산화막 및 HSQ 산화막을 도전층 패턴의 일부가 노출되도록 식각하여 콘택홀을 형성하는 단계; 콘택홀 표면 및 제 3 HDP 산화막 상에 티타늄막을 형성하는 단계를 포함한다. 본 실시예에서, 콘택홀의 식각은 과도식각으로 진행하고, 티타늄막은 콜리메이트를 이용하여 콘택홀이 형성된 기판을 소정의 틸트각, 바람직하게 10 내지 30˚로 틸트시킨 상태에서 진행한다.

Description

반도체 소자의 금속배선 형성방법
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 0.25㎛ 이하의 디자인 룰을 갖는 고집적 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 0.5㎛ 이상의 디자인 룰을 갖는 반도체 소자의 금속배선은 다음과 같은 방법으로 형성하였다. 도시되지는 않았지만, 하부 도전층 패턴이 형성된 반도체 기판 상에 제 1 절연막/SOG(Spin On Glass)막/제 2 절연막의 적층막으로 층간절연막을 형성하고, 화학기계연마(Chemical Mechanical Polishing; CMP)로 층간절연막의 표면을 평탄화한다. 그런 다음, 하부 도정층 패턴의 일부가 노출되도록 층간절연막을 식각하여 콘택홀을 형성하고, 콘택홀 표면 및 층간절연막 상에 접착층을 형성한 다음, 플러그를 통하여 하부 도전층 패턴과 콘택하는 상부 도전층 패턴을 형성한다.
그러나, 상기한 바와 같은 종래의 금속배선 형성방법은 0.25㎛ 이하의 디자인 룰을 갖는 고집적 반도체 소자에 적용하는데 어려움이 있다. 즉, 배선의 오버래핑(overlapping)이 0이 됨에 따라 포토리소그라피의 공정마진 부족으로 인하여 콘택홀 마스크의 오정렬이 발생되어, 콘택의 오정렬이 발생된다. 또한, 콘택 크기의 감소로 인한 콘택저항을 감소시키기 위하여 콘택홀의 형성시 과도식각을 진행하게 되면, 상기한 접착층의 형성시 접착층의 표면이 불균일해져서 플러그 내에서 보이드가 발생되어 콘택 패일(fail)을 유발한다.
한편, 고집적화에 따른 기생 캐패시턴스, RC 딜레이 시간, 및 크로스 토크를 감소시키기 위하여, 제 1 및 제 2 절연막으로서 저유전율을 갖는 HSQ(hydrogen silsesquioxane) 산화막을 적용하게 되면, 저유전율에 기인하는 SOG막의 실리콘과 수소 결합이 감소되거나 실리콘과 OH 결합이 증가하여, 상기한 문제를 해결하는데 어려움이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 0.25㎛의 디자인룰을 갖는 고집적 반도체 소자에서 콘택 오정렬 및 콘택패일을 방지할 수 있는 금속배선 형성방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 반도체 소자의 고집적화에 따른 기생 캐패시턴스, RC 딜레이 시간, 및 크로스 토크를 감소시킬 수 있는 금속배선 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 11a, 11b, 11c ; 도전층 패턴
12 : HSQ 산화막 13, 14, 15 : 제 1 내지 제 3 HDP 산화막
16a, 16b : 콘택홀 17 : 티타늄막
18 : 티타늄 질화막 19a, 19b : 텅스텐 플러그
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 상부에 도전층 패턴이 형성된 반도체 기판 상에 HSQ 산화막을 형성하는 단계; HSQ 산화막을 열처리하는 단계; HSQ 산화막 상에 제 1 내지 제 3 HDP 산화막을 순차적으로 형성하는 단계; 제 3 HDP 산화막의 표면을 평탄화하는 단계; 제 3 내지 제 1 HDP 산화막 및 HSQ 산화막을 도전층 패턴의 일부가 노출되도록 식각하여 콘택홀을 형성하는 단계; 콘택홀 표면 및 제 3 HDP 산화막 상에 티타늄막을 형성하는 단계를 포함한다.
본 실시예에서, 콘택홀의 식각은 과도식각으로 진행하고, 티타늄막은 콜리메이트를 이용하여 콘택홀이 형성된 기판을 소정의 틸트각, 바람직하게 10 내지 30˚ 로 틸트시킨 상태에서 진행한다.
또한, HSQ 산화막의 열처리는 베이크 공정 및 진공경화 공정으로 진행하고, 제 1 HDP 산화막은 Ar과 SiH4개스만을 이용하여 스퍼터링 없이 증착하고, 상기 제 2 HDP 산화막은 F 농도를 10%로 하는 SiF4, SiH4, 및 Ar 개스만을 이용하여 스퍼터링없이 증착하고, 상기 제 3 HDP 산화막은 상기 제 1 HDP 산화막과 동일한 조건하에서 증착한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 상부에 도전층 패턴(11a, 11b, 11c)이 형성된 반도체 기판(10) 상에 저유전율을 가지는 HSQ 산화막(12)을 형성한다. 도전층 패턴(11a, 11b, 11c)은 550 내지 650㎚의 두께를 갖는다. 또한, HSQ 산화막(12)은 450 내지 550㎚ 두께로 도포한 다음, 베이크 공정 및 진공경화 공정으로 열처리한다. 베이크 공정은 100 내지 200℃, 바람직하게 150℃에서 제 1 베이크하고, 150 내지 250℃, 바람직하게 200℃에서 제 2 베이크한 다음, 200 내지 300℃ 바람직하게 250℃의 온도에서 제 3 베이크한다. 바람직하게, 베이크 공정은 약 1분동안 진행한다. 또한, 진공경화 공정은 400 내지 450℃의 온도에서 30 내지 60분 동안 0.5Torr 이하의 압력과 불활성 개스 또는 N2개스 분위기에서 진행한다. 이때, 압력이 0.5Torr 이상이 되면 산화가 발생하여 저유전율이 고유전율로 변하게 되므로 주의하여야 한다.
도 1b를 참조하면, HSQ 산화막(12) 상에 제 1 내지 제 3 HDP(high density plasma) 산화막(13∼15)을 순차적으로 형성한다. 제 1 HDP 산화막(13)은 Ar과 SiH4 개스만을 이용하여 스퍼터링 없이 90 내지 110㎚, 바람직하게 100㎚의 두께로 증착하고, 제 2 HDP 산화막(14)은 내부 캐패시턴스를 감소시키기 위하여 3.3의 저유전율을 가지는 FSG(fluorinated silicat glass)로 형성하기 위하여 F 농도를 10%로 하는 SiF4, SiH4, 및 Ar 개스만을 이용하여 스퍼터링없이 750 내지 850㎚, 바람직하게 800㎚의 두께로 증착하고, 제 3 HDP 산화막(15)은 대기 노출시 대기중의 수분 및 이후 진행되는 CMP 공정시 슬러리와의 반응으로 이한 pH 변동을 방지하기 위하여 제 1 HDP 산화막(13)과 동일한 조건으로 진행하되 시간을 변화시켜, 250 내지 350, 바람직하게 300㎚의 두께로 증착한다.
도 1c를 참조하면, 제 3 HDP 산화막(15)을 CMP로 연마하여 그의 표면을 평탄화 시킨 다음, 포스트 세정(post cleaning)을 진행한다. 여기서, CMP는 제 3 HDP 산화막(15)의 두께를 200 내지 300㎚, 바람직하게 250㎚ 정도 제거되도록 진행한다. 그리고 나서, 제 3 HDP 산화막(15) 상에 포토리소그라피로 포토레지스트막 패턴(미도시)을 형성하고, 상기 포토레지스트막 패턴을 이용하여 제 3, 제 2, 제 1 HDP 산화막(15, 14, 13) 및 HSQ 산화막(12)을 도전층 패턴(11a, 11b)의 일부가 노출되도록 식각하여 콘택홀(16a, 16b)을 형성한다. 이때, 식각은 콘택 면적을 증가시키기 위하여, 과도식각으로 진행한다. 그 후, 공지된 방법으로 상기 포토레지스트막 패턴을 제거하고, 콘택홀이 형성된 상기 기판을 산소 플라즈마 처리하고, ACT 처리한 후, 수소 플라즈마 처리하여, 식각공정후 잔류하는 포토레지스트를 제거한다. 즉, 산소 플라즈마 처리를 먼저한 후, ACT 처리를 진행함으로써, Si-OH 결합 파괴를 최소화하고, HSQ 산화막(12)의 수소결합이 보존된다. 또한, ACT 처리를 진행한 후, 수소 플라즈마 처리를 진행함으로써, 상기 경화공정시 높게된 HSQ 산화막(12)의 반사율을 다시 감소된다. 또한, ACT 처리는 70 내지 80℃, 바람직하게 75℃의 온도에서 10분정도의 딥공정 후 IPA 드라이로 진행하고, 수소 플라즈마 처리는 10%의 H2/Ar 개스로 이중 RF, 10mTorr의 압력에서 5분 정도 기판을 플로팅한 상태에서 진행한다.
도 1d를 참조하면, 콘택홀 표면 및 제 3 HDP 산화막(15) 상에 접착층으로서 티타늄막(17)을 형성한다. 티타늄막(17)은 도 1d에 도시된 바와 같이, 콜리메이트(collimate)를 이용하여 형성하는데, 이때 콜리메이트의 갭필링(gap-filling) 특성을 향상시키기 위하여 기판을 소정 각도로 틸트시켜 증착을 진행한다. 바람직하게, 기판의 틸트각(θ)은 10 내지 30˚ 이다. 이에 따라, 콘택홀(16a, 16b)의 저부는 증착속도가 느린 반면, 측부는 증착속도가 빠르게 되어, 과도식각에 의해 콘택홀(16a, 16b)의 오정렬에 의해 고 어스펙트비(예컨대 L＝30㎚이고, H＝100㎚)를 갖는 콘택홀 측부가 티타늄막(17)에 의해 채워진다.
그리고 나서, 티타늄막(17) 상에 배리어 금속막으로서 티타늄 질화막(18)을 화학기상증착(Chemical Vapor Deposition; CVD)으로 형성하고, 티타늄 질화막(18) 상에 플러그용 금속막으로서 텅스텐막을 증착한 후, 제 3 HDP 산화막(15)의 표면이 노출될 때까지 텅스텐막/티타늄 질화막(18)/티타늄막(17)을 전면식각하여 텅스텐 플러그(19a, 19b)를 형성한다. 그런 다음, 도시되지는 않았지만, 금속층을 증착하고 패터닝하여 배선을 형성한다.
상기한 본 발명에 의하면, 콘택홀을 과도식각으로 형성하여 콘택홀의 크기가 증가하므로, 콘택저항이 감소되고, 접착층으로서의 티타늄막을 기판을 소정각도로 틸트시킨 상태에서 증착하기 때문에, 콘택홀의 오정렬이 발생되더라도 균일하게 티타늄막이 형성되기 때문에, 콘택패일이 방지된다. 또한, 층간절연막을 HDP 산화막의 3층 구조를 형성하고, 그의 일부는 저유전율을 갖도록 변형시킴으로써, 고집적화에 따른 기생 캐패시턴스, RC 딜레이 시간, 및 크로스 토크가 감소되어, 결국 소자의 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (14)

  1. 상부에 도전층 패턴이 형성된 반도체 기판 상에 HSQ 산화막을 형성하는 단계;
    상기 HSQ 산화막을 열처리하는 단계;
    상기 HSQ 산화막 상에 제 1 내지 제 3 HDP 산화막을 순차적으로 형성하는 단계;
    상기 제 3 HDP 산화막의 표면을 평탄화하는 단계;
    제 3 내지 제 1 HDP 산화막 및 상기 HSQ 산화막을 상기 도전층 패턴의 일부가 노출되도록 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 표면 및 상기 제 3 HDP 산화막 상에 티타늄막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 HSQ 산화막은 450 내지 550㎚ 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 HSQ 산화막의 열처리는 베이크 공정 및 진공경화 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 3 항에 있어서, 상기 베이크 공정은
    100 내지 200℃의 온도에서 제 1 베이크하는 단계;
    150 내지 250℃의 온도에서 제 2 베이크 하는 단계; 및,
    200 내지 300℃의 온도에서 제 3 베이크 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 4 항에 있어서, 상기 베이크 공정은 약 1분동안 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 3 항에 있어서, 상기 진공경화 공정은 400 내지 450℃의 온도에서 30 내지 60분 동안 0.5Torr 이하의 압력과 불활성 개스 또는 N2개스 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 제 1 HDP 산화막은 Ar과 SiH4개스만을 이용하여 스퍼터링 없이 증착하고, 상기 제 2 HDP 산화막은 F 농도를 10%로 하는 SiF4, SiH4, 및 Ar 개스만을 이용하여 스퍼터링없이 증착하고, 상기 제 3 HDP 산화막은 상기 제 1 HDP 산화막과 동일한 조건하에서 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 1 항 또는 제 7 항에 있어서, 상기 제 1 HDP 산화막은 90 내지 110㎚의 두께로 증착하고, 제 2 HDP 산화막은 750 내지 850㎚의 두께로 증착하고, 제 3 HDP 산화막은 250 내지 350㎚의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 1 항에 있어서, 상기 평탄화는 화학기계연마로 상기 제 3 HDP 산화막의 두께가 200 내지 300㎚ 정도 제거되도록 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 1 항에 있어서, 상기 평탄화하는 단계와 상기 콘택홀을 형성하는 단계 사이에, 상기 포스트 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계에서, 상기 식각은 과도식각으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계와 상기 티타늄막을 형성하는 단계 사이에 상기 콘택홀이 형성된 상기 기판을 산소 플라즈마 처리하고, ACT 처리한 후, 수소 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 1 항 또는 제 11 항에 있어서, 상기 티타늄막은 콜리메이트를 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 13 항에 있어서, 상기 티타늄막의 증착은 상기 콘택홀이 형성된 기판을 10 내지 30˚ 의 틸트각으로 틸트시킨 상태에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR1019980059145A 1998-12-28 1998-12-28 반도체소자의금속배선형성방법 KR100315026B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980059145A KR100315026B1 (ko) 1998-12-28 1998-12-28 반도체소자의금속배선형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980059145A KR100315026B1 (ko) 1998-12-28 1998-12-28 반도체소자의금속배선형성방법

Publications (2)

Publication Number Publication Date
KR20000042853A KR20000042853A (ko) 2000-07-15
KR100315026B1 true KR100315026B1 (ko) 2002-09-17

Family

ID=19566106

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980059145A KR100315026B1 (ko) 1998-12-28 1998-12-28 반도체소자의금속배선형성방법

Country Status (1)

Country Link
KR (1) KR100315026B1 (ko)

Also Published As

Publication number Publication date
KR20000042853A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
US7858532B2 (en) Dielectric layer structure and manufacturing method thereof
KR100265256B1 (ko) 반도체 장치와 그의 제조방법
US7622380B1 (en) Method of improving adhesion between two dielectric films
KR20010031049A (ko) 하이드로겐-실세스퀴옥산（ｈｓｑ）으로 갭이 채워진패터닝된 금속층을 사용한 경계 없는 비아들
KR20030003649A (ko) 반도체 웨이퍼 장치 및 그 제조 방법
KR100327297B1 (ko) 반도체 장치 및 그 제조 방법
KR20050057705A (ko) 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
US6060379A (en) Method of forming dual damascene structure
US5930677A (en) Method for reducing microloading in an etchback of spin-on-glass or polymer
US6680248B2 (en) Method of forming dual damascene structure
KR100476710B1 (ko) 반도체 소자의 금속배선 형성방법
KR100315026B1 (ko) 반도체소자의금속배선형성방법
KR19990054912A (ko) 반도체 장치의 층간 절연막 형성방법
KR20030050951A (ko) 반도체 소자의 금속배선 형성방법
KR100577446B1 (ko) 티타늄 나이트라이드와 고밀도 플라즈마 산화물 사이의 인터레이어
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
KR100315455B1 (ko) 반도체 소자 및 그 제조 방법
KR100380281B1 (ko) 반도체 장치의 비아홀 형성 방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법
JPH1050632A (ja) 半導体装置の製造方法
US6720276B2 (en) Methods of forming spin on glass layers by curing remaining portions thereof
KR100571415B1 (ko) 반도체 소자 및 이의 제조 방법
KR20040056836A (ko) 반도체 소자의 층간 절연막 평탄화 방법
KR19980056091A (ko) 반도체장치의 층간절연막 형성방법
KR19990073854A (ko) 층간 절연막 평탄화 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051021

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee