KR20040056836A - 반도체 소자의 층간 절연막 평탄화 방법 - Google Patents

반도체 소자의 층간 절연막 평탄화 방법 Download PDF

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Abstract

반도체 소자를 제조할 경우 각 금속 배선 사이의 층간 절연막을 평탄화하는 방법에 관한 것으로, 금속배선 패턴이 형성된 하부 박막 상에 산화막을 얇게 증착하고, 그 상부에 고밀도 플라스마 증착 방법을 통하여 HDP 절연막을 증착한다. 이때, HDP 절연막의 표면은 완만한 경사각을 가지는 물결 무늬를 가지도록 형성한다. SOG 절연막을 적층하여 HDP 절연막의 골 부분을 완전히 채워 1차 평탄화를 실시한다. 이어, SOG 절연막과 HDP 절연막에 의한 미세한 단차를 흡수하기 위해 TEOS 절연막을 두껍게 적층하여 2차 평탄화를 실시하여 층간 절연막을 평탄화한다.

Description

반도체 소자의 층간 절연막 평탄화 방법{METHOD FOR SMOOTHING INTER-METAL DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 공정에 관한 것으로, 더욱 상세하게는 집적 회로에서의 배선을 다층화 하여 기판 내에 배치된 각 소자간의 조합에 자유도를 주어, 고밀도의 반도체 소자를 제조할 경우 각 금속 배선 사이에 형성하는 층간 절연막을 평탄화하는 반도체 소자의 제조 방법에 관한 것이다.
일반적인 반도체 소자의 제조 공정에서 실리콘 기판 상에 1층만의 배선에서는 배선 패턴 설계상의 자유도가 작아, 실질적인 배선이 길어짐으로써 기판 내 소자의 레이아웃에도 큰 제약이 가해진다. 이것에 반해서 금속 배선을 다층화 하면 아주 효율이 높은 설계가 가능하다. 즉, 칩 위에 배선을 통과시키는 스페이스를 고려하지 않고 각 소자가 레이 아웃되기 때문에 집적도 및 밀도가 향상되어 칩 사이즈가 축소된다. 그리고, 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고 할 수 있게 된다.
이러한 금속 배선의 다층화에서는 폴리 실리콘과 금속막 또는 금속막과 금속막 간의 절연을 위한 층간 절연막 표면의 요곡이 현저해짐에 따라 표면에서의 배선의 오픈이나 쇼트 등이 발생하게 되는 데, 이를 방지하기 위하여 SOG 공정, 에치 백(etch back) 공정, 절연막의 증착 및 식각의 반복 공정 등을 통해 층간 절연막의 평탄화 문제를 해결하려 하였으나 다층 구조의 평탄화에는 해결이 불가능하게 되었다. 따라서, 최근에는 이를 해결하고자 기계 화학적 연마(CMP ; chemical mechanical polishing) 공정이 대두되어 적용 중에 있다.
그러면, 첨부된 도 1a 내지 도 1c를 참조하여 종래의 기계 화학적 연마 공정을 통한 층간 절연막 평탄화 방법을 그 공정 순서에 따라 설명하면 다음과 같다.
먼저, 도 1a에서와 같이 하부 층간 절연막과 같은 하부 박막(1) 상에 전자선 증착법 또는 스퍼터링 방법에 의해 금속막을 6300Å 정도의 두께로 증착한 다음, 리소그래피(lithography) 공정에 의해 금속배선 패턴(2)을 형성한다.
이어, 1b에서 보는 바와 같이, 금속배선 패턴(2)이 형성된 하부 박막(1) 전면에 실리콘이 다량 함유된 산화막(3)을 1,000Å 정도의 두께로 얇게 증착한다. 그 다음, 산화막(3)이 형성된 하부 박막(1) 전면에 SOG(spin on glass)에 의해 유기 용제로 녹인 유리를 5000Å 정도의 두께로 회전 도포하고, 열처리하여 각 금속배선 패턴(2) 사이의 갭(gap) 즉, 금속 콘택트 홀에 유전막인 SOG 박막(4)을 매입하여 후속 공정에 의한 절연막 증착시 발생되는 요곡을 최소화하기 위하여 국부적인 평탄화를 한다. 그 다음, PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 전기적 방전을 통해 TEOS(tetraethyl orthosilicate; Si(OC2H5)) 기체 내에 화학 반응을 일으켜 9000Å 정도의 두께로 금속 배선층 간의 절연을 위하여 절연막인 TEOS 박막(5)을 증착한다.
도 1c에서 보는 바와 같이, 기계 화학적 연마 공정을 통해 TEOS 박막(5)을 연마율에 따른 일정 시간에 의해 일정 두께만큼 연마하여 광역 평탄화를 함으로써 층간 절연막(5)을 평탄화한다.
이와 같은 종래의 층간 절연막 평탄화 방법에서는 TEOS 박막 연마시 일정 두께까지 연마하고, 연마를 정지하여야 하는 데, 연마 공정중에 이 지점을 확보하기가 곤란하여 연마하고자 하는 TEOS 박막의 연마율을 계산하여 대략적인 연마 시간으로 연마 정지 위치를 설정하므로 정확한 두께까지의 연마가 불가능하다.
또한, 화학 기계적 연마 공정시 스크래치(scratch)가 발생하여 반도체 소자의 특성을 저하시키는 문제점이 발생한다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자 제조 공정중 층간 절연막을 평탄화할 경우 기계 화학적 연마 공정을 생략할 수 있는 반도체 소자의 층간 절연막 평탄화 방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 방법에 따라 층간 절연막을 평탄화하는 공정을 도시한 반도체 소자의 단면도이고,
도 2a 내지 도 2e는 본 발명의 한 실시예에 따라 층간 절연막을 평탄화하는 공정을 도시한 반도체 소자의 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명에서는 증착 및 식각을 동시에 실시하는 증착 원리를 이용하는 고밀도 플라스마(high density plasma) 증착을 통하여 HDP 절연막을 적층하고, 그 상부에 SOG 산화막으로 TEOS 절연막을 차례로 적층한다.
이때, TEOS 절연막 상부에 제2 SOG 절연막을 적층한 다음, 에치 백 공정으로 노출된 TEOS 절연막을 제거하는 단계를 더 포함할 수 있으며, TEOS 절연막 상부의 제2 SOG 절연막을 제거하는 것이 바람직하다.
여기서, HDP 절연막은 골과 마루로 이루어져 완만한 경사각을 가지는 물결 무늬 모양의 표면을 가지도록 형성하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 평탄화 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에서 층간 절연막을 평탄화하는 방법을 그 공정 순서에 따라 도시한 단면도이다.
먼저, 도 2a에서와 같이 하부 층간 절연막과 같은 하부 박막(10) 상에 전자선 증착법 또는 스퍼터링 방법에 의해 금속막을 6300Å 정도의 두께로 증착한 다음, 리소그래피(lithography) 공정에 의해 금속배선 패턴(20)을 형성한다.
이어, 도 2b에서 보는 바와 같이, 금속배선 패턴(20)이 형성된 하부 박막(10) 전면에 실리콘이 다량 함유된 산화막(30)을 얇게 증착한다. 산화막(30)은 일반적으로 티이오에스(TEOS :tetra ethyl ortho silicate)를 1000Å 정도 형성하며, 이러한 TEOS막은 이후에 형성될 다른 절연막의 습기로 인하여 금속선이 부식되는 것을 방지하기 위해 형성하는 것이다. 그 다음, 산화막(30)이 형성된 하부 박막(10) 전면에 증착 및 식각을 동시에 실시하는 증착 원리를 이용하는 고밀도 플라스마(high density plasma) 증착을 통하여 HDP 절연막(60)을 적층한다. 이때, HDP 절연막(60)은 단차가 발생하는 부분에서는 얇은 두께로 적층되며, 평탄한 표면에서는 두껍게 적층되어, 도면에서 보는 바와 같이 HDP 절연막(60)의 표면은 골과 마루로 이루어진 물결 무늬 모양을 가진다.
이어, 도 2c에서 보는 바와 같이, SOG(spin on glass)에 의해 유기 용제로 녹인 유리를 5000Å 정도의 두께로 회전 도포하고, 열처리하여 각 금속배선 패턴(20) 사이의 골이 생긴 부분에 유전막인 SOG 절연막(70)을 매입하여 후속 공정에 의한 절연막 증착시 발생되는 요곡을 최소화하기 위하여 국부적인 평탄화를 한다. 이때, SOG 절연막(70)은 HDP 절연막(60)의 골진 부분을 완전히 채우도록 적층하며, HDP 절연막(60)의 표면에서 발생하는 단차는 SOG 절연막(70)에 의해 사라진다.
그 다음, 도 2d에서와 같이 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 전기적 방전을 통해 TEOS(tetraethyl orthosilicate; Si(OC2H5)) 기체 내에 화학 반응을 일으켜 9000Å 정도의 두께로 두껍게 적층하여 TEOS 절연막(80)을 증착한다. 이렇게, TEOS 절연막(80)을 두껍게 적층함으로서 SOG 절연막(70)의 표면에 남아있는 단차는 거의 사라지게 되어 층간 절연막(20, 60, 70, 80)의 표면의 평타화된다.
이와 같이 본 발명의 층간 절연막 평탄화 방법에서는 HDP 절연막(60)을 이용하여 완만한 경사각을 가지는 프로파일(profile)을 형성하고, SOG 절연막(70)을 이용하여 1차로 평탄화를 실시한 다음, TEOS 절연막(80)을 이용하여 2차로 평탄화를 실시한다. 따라서, 본 발명의 실시예에서는 화학 기계적 연마 공정을 생략함으로써 연마 공정시에 발생하는 공정 조건을 배제하여 공정 수율을 향상시킬 수 있으며, 층간 절연막의 두께를 균일하게 유지할 수 있다. 또한, 화학 기계적 연마 공정시 스크래치(scratch)가 발생하는 것을 방지할 수 있어 반도체 소자의 특성을 확보할 수 있다.
한편, 평탄화 공정을 한번 더 실시하기 위해 도 2e에서 보는 바와 같이, SOG(spin on glass)에 의해 유기 용제로 녹인 절연 물질을 회전 도포하여 얇게 SOG절연막(90)을 형성한다. 이어, 에치 백(oxide etch back) 공정을 진행하여 SOG 절연막(90)의 표면으로 드러난 TEOS 절연막(80)을 제거한 다음, SOG 절연막(90)을 제거하여 TEOS 절연막(80) 표면을 한번 더 평탄화한다.
이와 같이 본 발명에서는 층간 절연막을 평탄화할 때, 화학 기계적 연마 공정을 생략함으로써 연마 공정시에 발생하는 공정 조건을 배제하여 공정 수율을 향상시킬 수 있으며, 층간 절연막의 두께를 균일하게 유지할 수 있다. 또한, 화학 기계적 연마 공정시 스크래치(scratch)가 발생하는 것을 방지할 수 있어 반도체 소자의 특성을 확보할 수 있다.

Claims (4)

  1. 하부 박막 상에 금속막을 증착하고 패터닝하여 금속배선 패턴을 형성하는 단계와;
    상기 금속배선 패턴이 형성된 상기 하부 박막 상에 산화막을 얇게 증착하는 단계와;
    상기 산화막이 증착된 상기 하부 박막 상에 HDP 절연막을 적층하는 단계,
    상기 HDP 절연막이 증착된 상기 하부 막막 상에 제1 SOG 절연막을 증착하는 단계와;
    상기 제1 SOG 절연막이 증착된 상기 하부 박막 상에 TEOS 절연막을 증착하는 단계
    를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제1항에서,
    상기 TEOS 절연막 상부에 제2 SOG 절연막을 적층한 다음, 에치 백 공정으로 노출된 상기 TEOS 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  3. 제2항에서,
    상기 TEOS 절연막 상부의 상기 제2 SOG 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  4. 제1항에서,
    상기 HDP 절연막은 골과 마루로 이루어져 완만한 경사각을 가지는 물결 무늬 모양의 표면을 가지도록 형성하는 반도체 소자의 층간 절연막 평탄화 방법.
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