KR100549261B1 - 금속층의 평탄화 방법 - Google Patents
금속층의 평탄화 방법 Download PDFInfo
- Publication number
- KR100549261B1 KR100549261B1 KR1020030100386A KR20030100386A KR100549261B1 KR 100549261 B1 KR100549261 B1 KR 100549261B1 KR 1020030100386 A KR1020030100386 A KR 1020030100386A KR 20030100386 A KR20030100386 A KR 20030100386A KR 100549261 B1 KR100549261 B1 KR 100549261B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal layer
- substrate
- oxide film
- interlayer insulating
- center
- Prior art date
Links
- 239000002184 metal Substances 0.000 title claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000005498 polishing Methods 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 239000010410 layer Substances 0.000 claims abstract description 58
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000010949 copper Substances 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 8
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 5
- 229910001882 dioxygen Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 15
- 238000010030 laminating Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 15
- 230000009977 dual effect Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 238000007517 polishing process Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
본 발명은 장치 특성에 따라 기판의 영역마다 연마 속도의 차이가 발생하는 경우 상기 연마 속도의 차이를 감안하여 연마 대상물의 표면에 영역별로 서로 다른 두께의 산화막을 형성시켜 균일한 평탄화를 수행할 수 있는 금속층의 평탄화 방법에 관한 것으로서,
본 발명에 따른 금속층의 평탄화 방법은 본 발명에 따른 금속층의 평탄화 방법은 반도체 기판 상에 비아홀을 구비하는 층간절연막을 형성하는 단계;와, 상기 비아홀을 충분히 채우도록 층간절연막 상에 금속층을 적층하는 단계;와, 상기 기판 중심부로부터의 거리에 따라 소정의 영역으로 구분하고 상기 각 영역의 금속층 상에 서로 다른 두께의 산화막을 형성하는 단계;와, 상기 산화막 및 금속층을 연마하여 상기 금속층을 상기 층간절연막에 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
평탄화, 화학기계적연마, CMP
Description
도 1은 일반적인 다마신 공정을 설명하기 위한 공정 단면도.
도 2는 본 발명에 따른 금속층의 평탄화 방법을 설명하기 위한 순서도.
도 3a 내지 3c는 영역별로 두께가 다르게 산화막이 형성된 기판을 대상으로 수행한 화학기계적연마 공정에 있어서 각 영역별 연마시간을 나타낸 참고도.
도 4는 금속층 상에 형성된 산화막 두께에 따른 저항 변화를 나타낸 그래프.
도 5a 및 도 5b는 기판 중심부로부터의 거리에 따른 영역 및 각 영역에 형성된 산화막을 나타낸 평면도 및 단면도.
본 발명은 금속층의 평탄화 방법에 관한 것으로서, 보다 상세하게는 장치 특성에 따라 기판의 영역마다 연마 속도의 차이가 발생하는 경우 상기 연마 속도의 차이를 감안하여 연마 대상물의 표면에 영역별로 서로 다른 두께의 산화막을 형성시켜 균일한 평탄화를 수행할 수 있는 금속층의 평탄화 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 배선의 미세화가 진행되고 있다. 반도체 소자에서의 미세 배선은 배선의 저항 상승을 가져오고 나아가 신호 전달 지연을 가져온다. 이러한 신호 전달 지연을 해결하기 위해 기존의 단층 배선 구조를 대신하여 다층 배선 구조가 도입되기 시작하였다.
그러나, 다층 배선 구조에서 배선간의 거리 축소가 가속화됨에 따라 동일층 배선간의 기생 용량(Parasitic Capacitance)이 증가하고 반도체 소자의 신호 전달 지연이 더욱 심화되고 있다. 특히, 미세 선폭의 배선의 경우, 배선의 기생 용량으로 인한 신호 전달 지연이 반도체 소자의 동작 특성에 크게 영향을 미친다. 이러한 배선간의 기생 용량을 저감시키기 위해서는 배선의 두께를 줄이고 층간절연막의 두께를 늘리는 것이 바람직하다. 따라서, 배선을 비저항이 낮은 물질로 형성시키고 층간절연막을 유전율이 낮은 물질로 형성시키는 방안의 하나로 배선 물질로서, 구리(Cu)가 현재 사용되고 층간절연막 물질로서 다양한 물질들이 제안되고 있다. 하지만, 구리의 경우 식각 부산물의 증기압이 낮기 때문에 건식 식각의 어려움이 많다.
이러한 문제점을 해결하기 위해 최근에는, 층간절연막에 비아홀(via hole) 또는 비아홀 및 트렌치를 형성시키고 상기 비아홀 또는 비아홀 및 트렌치에 구리를 매립시키고 평탄화시킴으로써 구리 배선을 형성시키는 다마신(Damascene) 또는 듀얼(Dual) 다마신 공정이 사용되고 있다.
일반적인 듀얼 다마신 공정을 간략히 설명하면 다음과 같다. 도 1에 도시한 바와 같이, 하부 금속 배선(102) 등이 형성되어 있는 기판(101) 상에 제 1 층간절 연막(103), 식각 저지층(104) 및 제 2 층간절연막(105)을 순차적으로 적층한 다음 선택적으로 패터닝하여 비아홀(106)을 형성한다. 그런 다음, 소정의 감광막 패턴(도시하지 않음)을 식각 마스크로 이용하여 상기 제 2 층간절연막(105)을 식각하여 상기 비아홀(106)의 개구부보다 넓은 트렌치(107)를 형성한다. 이와 같은 상태에서, 상기 비아홀 및 트렌치에 장벽금속층(도시하지 않음)을 형성하고 상기 장벽금속층 상에 상기 비아홀 및 트렌치를 충분히 채우도록 소정의 금속층(108) 예를 들어, 구리 금속층을 매립한다. 이어, 상기 구리 금속층을 상기 제 2 층간절연막(105)에 평탄화시켜 콘택 플러그 및 상부 금속 배선을 형성하면 듀얼 다마신 공정은 완료된다.
종래의 듀얼 다마신 공정에서, 콘택 플러그와 상부 금속 배선은 비아홀 및 트렌치에 충분히 매립되는 금속층을 제 2 층간절연막에 평탄화시킴으로써 완성되는데, 상기 평탄화는 통상적으로 화학기계적연마(Chemical Mechanical Polishing) 공정에 의해 이루어진다. 상기 화학기계적연마 공정은 특정의 물질층에 대해 표면을 평탄화시키는 방법으로서, 기계적 힘을 통해 연마하는 동시에 슬러리(slurry)를 통한 화학적 반응을 일으켜 반도체 기판 상의 특정의 물질층을 평탄화하는 방법이다. 상기 화학기계적연마 공정은 광역 평탄화 및 연마 두께의 정밀성 등의 장점을 갖춤에 따라 최근 미세 선폭의 반도체 소자 구현에 있어서 필수적인 공정이 되었다.
그러나, 화학기계적연마 공정은 기판 상에 형성되어 있는 단차 등으로 인해 평탄화의 균일성에 있어 문제가 발생할 수 있으며, 소정의 화학기계적연마 장치를 이용하는 바, 장치의 특성에 따라 평탄화의 신뢰성에 문제가 발생할 수 있다.
상기의 듀얼 다마신 공정을 예로 들면, 상기 구리 금속층을 비아홀 및 트렌치를 포함한 기판 전면 상에 매립한 후 상기 구리 금속층을 하부의 제 2 층간절연막에 평탄화하게 되는데, 장치 특성에 따라 기판의 중심부에서보다 기판의 에지부분에서의 연마 속도가 빠르거나, 반대로 기판의 에지부분이 기판의 중심부보다 연마 속도가 빠른 경우가 있다. 이와 같이, 연마 속도가 기판 전체에 걸쳐 일정치 않게 되면 기판 전면에 대한 균일한 평탄화를 기할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 장치 특성에 따라 기판의 영역마다 연마 속도의 차이가 발생하는 경우 상기 연마 속도의 차이를 감안하여 연마 대상물의 표면에 영역별로 서로 다른 두께의 산화막을 형성시켜 균일한 평탄화를 수행할 수 있는 금속층의 평탄화 방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 금속층의 평탄화 방법은 반도체 기판 상에 비아홀을 구비하는 층간절연막을 형성하는 단계;와, 상기 비아홀을 충분히 채우도록 층간절연막 상에 금속층을 적층하는 단계;와, 상기 기판 중심부로부터의 거리에 따라 소정의 영역으로 구분하고 상기 각 영역의 금속층 상에 서로 다른 두께의 산화막을 형성하는 단계;와, 상기 산화막 및 금속층을 연마하여 상기 금속층을 상기 층간절연막에 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 각 영역의 상기 금속층 상에 서로 다른 두께의 산화막을 형성하는 단계는, 상기 기판 중심부로부터의 기판 에지로 갈수록 산화막이 두께가 작거나 크도록 형성할 수 있다.
바람직하게는, 상기 기판 중심부로부터의 거리에 따라 소정의 영역으로 구분하는 단계는, 상기 기판 중심부로부터 기판 에지 사이를 3등분하여 각 동심원을 A, B 및 C 영역으로 정의할 수 있다.
바람직하게는, 상기 금속층은 구리로 형성할 수 있다.
본 발명의 특징에 따르면, 반도체 기판 상에 금속층이 형성된 상태에서 기판 중심으로부터의 거리에 따라 소정의 영역으로 구분하고 상기 영역별로 금속층 상에 산화막을 서로 다른 두께 예를 들어, 상기 기판 중심부로부터 기판 에지부로 갈수록 산화막의 두께를 작도록 형성함으로써, 화학기계적연마 장치의 연마 특성 즉, 장치에 따라 기판 중심부가 상대적으로 많이 연마되거나 기판 에지부가 상대적으로 많이 연마되는 특성을 보정할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 평탄화 방법을 상세히 설명하기로 한다. 도 2는 본 발명에 따른 금속층의 평탄화 방법을 설명하기 위한 순서도이고, 도 5a 및 도 5b는 기판 중심부로부터의 거리에 따른 영역 및 각 영역에 형성된 산화막을 나타낸 평면도 및 단면도이다. 참고로 도 2의 금속층 평탄화 방법은 도 1의 듀 얼 다마신 공정을 참고하기로 한다.
먼저, 도 2에 도시한 바와 같이 반도체 기판(101) 상에 층간절연막(105)이 적층되고, 상기 층간절연막(105)의 소정 부위가 식각되어 트렌치(107) 또는 트렌치(107) 및 비아홀(106)이 형성된 상태에서, 상기 트렌치(107) 또는 트렌치(107) 및 비아홀(106)을 포함한 층간절연막(105) 상에 금속층(108)이 적층되어 있다. 상기 금속층(108)은 구리 등을 이용하여 형성할 수 있다. 한편, 도면에 도시하지 않았지만, 상기 반도체 기판(101) 상에는 트랜지스터와 같은 하부 패턴이 미리 형성되어 있다. 또한, 상기 싱글 다마신 공정을 이용할 경우에는 트렌치(107)만 형성되나 듀얼 다마신 공정을 이용할 경우에는 트렌치(107) 및 비아홀(106)이 형성된다. 본 발명에서는 듀얼 다마신 공정을 적용한 경우를 중심으로 설명하기로 한다.
이와 같은 상태에서, 상기 금속층(108) 상에 산화막(109)을 영역에 따라 그 형성 두께가 다르도록 형성한다. 상기 영역은 반도체 기판(101)의 중심으로부터의 거리에 따라 구분할 수 있다. 예를 들어, 상기 반도체 기판(101)의 중심으로부터 기판(101) 에지(edge) 사이를 일정 간격으로 구분하여 각각 A, B, C 영역으로 정의(도 5a 및 도 5b 참조)하고 각 영역별로 두께 차이가 나도록 상기 금속층(108) 상에 산화막(109)을 형성한다. 일 실시예로 상기 A 영역에 1200∼1600Å, 상기 B 영역에 200∼600Å, 상기 C 영역에는 산화막(109)을 형성하지 않도록 한다.
상기 영역별로 형성 두께가 다르게 형성되는 산화막(109)은 기판(101) 중심부에서 기판(101) 에지로 갈수록 두께를 작게 형성할 수 있으며 또는 기판(101) 중 심부에서 기판(101) 에지로 갈수록 두께를 두껍게 형성할 수도 있다. 이는 화학기계적연마 장치의 연마 특성 즉, 종래 기술에서 설명한 바와 같이 장치에 따라 기판(101) 중심부가 상대적으로 많이 연마되거나 기판(101) 에지부가 상대적으로 더 연마되는 특성을 고려하면 된다. 통상의 화학기계적연마 장치의 경우 기판(101) 중심부가 상대적으로 연마 속도가 빠른 경우가 많다. 이에 따라, 본 발명의 실시예에서는 기판(101) 중심부로부터 기판(101) 에지부로 갈수록 산화막(109)의 형성 두께를 작게 형성하는 것을 중심으로 설명하기로 한다.
한편, 상기와 같이 기판(101)의 영역에 따라 형성 두께가 다른 산화막(109)을 형성하는 공정은 동일 공정 내에서 진행된다. 이 때, 상기 산화막(109)의 형성은 통상의 화학기상증착 공정을 진행하는 퍼니스(furnace)를 이용할 수 있다. 구체적으로, 퍼니스에 공정 가스를 공급하는 복수개의 가스 노즐을 이용하여 상기 퍼니스에 산소 가스를 주입한다. 이 때, 상기 복수개의 가스 노즐은 상기 기판(101)과 소정 거리 이격된 위치에 상기 기판(101) 전면에 상응하는 영역에 골고루 분포되도록 형성될 수 있으며, 상기 각각의 기판(101) 영역에 상응하는 부위의 특정의 가스 노즐에 산소 가스 공급량을 조절함으로써 기판(101)의 영역별로 산화막(109)의 두께를 다르게 형성할 수 있게 된다. 즉, 기판(101) 중심부의 산화막(109) 형성 두께를 높게 하는 경우 상기 기판(101) 중심부의 가스 노즐에 기타 영역의 가스 노즐보다 상대적으로 산소 가스를 보다 많이 공급하여 기판(101) 중심부의 금속층(108) 상에 산화막(109)을 상대적으로 두껍게 형성할 수 있다. 반대의 경우는 기판(101) 에지부의 가스 노즐에 산소 가스를 보다 많이 공급하여 구현할 수 있다.
이와 같은 상태에서, 화학기계적연마 공정을 수행하여 상기 금속층(108)을 상기 층간절연막(105)에 평탄화시킨다. 한편, 본 발명의 실시예는 통상의 화학기계적연마 장치가 동일 두께로 적층된 금속층(108)의 연마시 상대적으로 기판(101) 중심부의 연마 속도가 빠른 것을 보정하기 위한 것인 바, 상기 금속층(108) 상에 형성되는 산화막(109)이 기판(101) 중심부에 있어서 기타 영역보다 두껍게 형성되어 있으므로 상기 화학기계적연마 공정 수행시 상기 기판(101) 중심부 및 기타 영역에서의 연마 속도가 균일하게 된다.
도 3a 내지 3c는 영역별로 두께가 다르게 산화막(109)이 형성된 기판(101)을 대상으로 수행한 화학기계적연마 공정에 있어서 각 영역별 연마시간을 나타낸 것이다. 도 3a, 도 3b 및 도 3c는 각각 A, B, C 영역에 1400Å, 400Å, 0Å 의 산화막(109)을 금속층(108) 상에 형성한 것을 대상으로 한 것이다. 도 3a 내지 도 3c에 도시한 바와 같이 각 영역의 연마 완료 시간은 <61.4>, <63.4>, <65.3>을 나타내고 있는데 산화막(109)이 상대적으로 두껍게 형성되어 있는 기판(101) 중심부의 연마 시간이 상대적으로 오래 걸림을 알 수 있다. 이와 같이 기판(101)의 영역별로 산화막(109)을 차등하여 형성함으로써 종래의 연마 속도 불균형을 보정할 수 있게 된다.
한편, 상기 금속층(108) 상에 산화막(109)을 형성함으로써 상기 산화막(109)으로 인한 저항 증가 등의 문제를 고려할 수 있는데 도 4에 도시한 바와 같이 산화막(109)이 형성되지 않는 C 영역이나 산화막(109)이 1400Å 정도 형성된 A 영역에 있어서 저항 차이는 미미함을 알 수 있다. 따라서, 상기 산화막(109)의 적층으로 인한 저항 변화는 문제가 되지 않음을 알 수 있다.
본 발명에 따른 금속층의 평탄화 방법은 다음과 같은 효과가 있다.
반도체 기판 상에 금속층이 형성된 상태에서 기판 중심으로부터의 거리에 따라 소정의 영역으로 구분하고 상기 영역별로 금속층 상에 산화막(109)을 서로 다른 두께 예를 들어, 상기 기판 중심부로부터 기판 에지부로 갈수록 산화막(109)의 두께를 작도록 형성함으로써, 화학기계적연마 장치의 연마 특성 즉, 장치에 따라 기판 중심부가 상대적으로 많이 연마되거나 기판 에지부가 상대적으로 많이 연마되는 특성을 보정할 수 있다.
Claims (4)
- 반도체 기판 상에 비아홀을 구비하는 층간절연막을 형성하는 단계;상기 비아홀을 충분히 채우도록 층간절연막 상에 금속층을 적층하는 단계;상기 기판 중심부로부터의 거리에 따라 소정의 영역으로 구분하고, 상기 구분된 영역에 복수개의 가스 노즐을 이용하여 산소 가스 공급량을 조절함으로써, 상기 각 영역의 금속층 상에 서로 다른 두께의 산화막을 형성하는 단계;상기 산화막 및 금속층을 연마하여 상기 금속층을 상기 층간절연막에 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 금속층의 평탄화 방법.
- 제 1 항에 있어서, 각 영역의 상기 금속층 상에 서로 다른 두께의 산화막을 형성하는 단계는,상기 기판 중심부로부터의 기판 에지로 갈수록 산화막이 두께가 작거나 크도록 형성하는 것을 특징으로 하는 금속층의 평탄화 방법.
- 제 1 항에 있어서, 상기 기판 중심부로부터의 거리에 따라 소정의 영역으로 구분하는 단계는,상기 기판 중심부로부터 기판 에지 사이를 3등분하여 각 동심원을 A, B 및 C 영역으로 정의하는 것을 특징으로 하는 금속층의 평탄화 방법.
- 제 1 항에 있어서, 상기 금속층은 구리로 형성하는 것을 특징으로 하는 금속층의 평탄화 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100386A KR100549261B1 (ko) | 2003-12-30 | 2003-12-30 | 금속층의 평탄화 방법 |
| US10/935,662 US7192869B2 (en) | 2003-12-30 | 2004-09-07 | Methods for planarizing a metal layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100386A KR100549261B1 (ko) | 2003-12-30 | 2003-12-30 | 금속층의 평탄화 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050068680A KR20050068680A (ko) | 2005-07-05 |
| KR100549261B1 true KR100549261B1 (ko) | 2006-02-03 |
Family
ID=34698757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030100386A KR100549261B1 (ko) | 2003-12-30 | 2003-12-30 | 금속층의 평탄화 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7192869B2 (ko) |
| KR (1) | KR100549261B1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207569B1 (en) | 1998-12-07 | 2001-03-27 | Advanced Micro Devices, Inc. | Prevention of Cu dendrite formation and growth |
| EP1405336A2 (en) * | 2000-12-04 | 2004-04-07 | Ebara Corporation | Substrate processing method |
| US6984166B2 (en) * | 2003-08-01 | 2006-01-10 | Chartered Semiconductor Manufacturing Ltd. | Zone polishing using variable slurry solid content |
-
2003
- 2003-12-30 KR KR1020030100386A patent/KR100549261B1/ko not_active IP Right Cessation
-
2004
- 2004-09-07 US US10/935,662 patent/US7192869B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050068680A (ko) | 2005-07-05 |
| US20050142829A1 (en) | 2005-06-30 |
| US7192869B2 (en) | 2007-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6734561B2 (en) | Semiconductor device and a method of producing the same | |
| US6376367B1 (en) | Method for manufacturing multilayer interconnects by forming a trench with an underlying through-hole in a low dielectric constant insulator layer | |
| US20020050645A1 (en) | Method of forming dual damascene structure | |
| KR100549261B1 (ko) | 금속층의 평탄화 방법 | |
| KR100876532B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20030083174A (ko) | 반도체 소자의 에어갭 형성방법 | |
| KR100315039B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20010005049A (ko) | 반도체소자에서의 개선된 듀얼 대머신 공정 | |
| KR100497206B1 (ko) | 반도체 소자의 층간 절연막 평탄화 방법 | |
| JP2768294B2 (ja) | 半導体装置の製造方法 | |
| KR100230733B1 (ko) | 반도체 소자의 다층 금속 배선 형성 방법 | |
| KR100234372B1 (ko) | 반도체장치의 절연막 평탄화 방법 | |
| KR100866122B1 (ko) | 듀얼 다마신 공정을 이용한 금속배선 형성방법 | |
| KR100457740B1 (ko) | 반도체소자의 다층 금속배선 형성방법 | |
| KR100577309B1 (ko) | 반도체 소자의 형성방법 | |
| JPH098007A (ja) | 絶縁膜の平坦化方法 | |
| KR100313096B1 (ko) | 다층 금속배선 형성 방법 | |
| KR19990060819A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR19990074939A (ko) | 반도체 장치의 금속 배선 형성 방법 | |
| KR100435784B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100359774B1 (ko) | 반도체 소자의 제조방법 | |
| KR100427539B1 (ko) | 반도체소자의다중금속층형성방법 | |
| KR20030080317A (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
| KR20020006361A (ko) | 패턴 균일도가 향상된 반도체 소자 및 그 제조방법 | |
| KR20040050515A (ko) | 자기정렬 비아 플러그와 에어갭을 이용한 다층금속배선형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111220 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |