KR20030083174A - 반도체 소자의 에어갭 형성방법 - Google Patents
반도체 소자의 에어갭 형성방법 Download PDFInfo
- Publication number
- KR20030083174A KR20030083174A KR1020020021610A KR20020021610A KR20030083174A KR 20030083174 A KR20030083174 A KR 20030083174A KR 1020020021610 A KR1020020021610 A KR 1020020021610A KR 20020021610 A KR20020021610 A KR 20020021610A KR 20030083174 A KR20030083174 A KR 20030083174A
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric layer
- air gap
- forming
- dummy pattern
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000001312 dry etching Methods 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000003989 dielectric material Substances 0.000 abstract 1
- 238000005498 polishing Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical class CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 목적은 드라이 에치를 이용한 산화 프로파일을 인위적으로 형성하여 이 패턴을 이용한 아이소 영역에서도 에어갭을 형성하여 반도체 소자 전체에서 낮은 캐패시턴스를 구현할 수 있도록 한 반도체 소자의 에어갭 형성방법을 제공하는 것으로, 금속 배선이 패터닝된 그 위에 유전체를 증착하여 제1유전체층을 형성하고, 상기 제1유전체층의 표면을 평탄화하고; 상기 평탄화 된 제1유전체층의 표면에 포토 레지스트를 도포한 후 패터닝하여 더미 패턴을 형성하며; 상기의 더미 패턴을 기반으로 등방성 에치를 실시하여 제1유전체층에 식각홀을 형성하고; 상기 더미 패턴을 완전히 제거시킨 후, 상기 식각홀이 형성된 제1유전체층 위에 유전체를 다시 증착시켜 상기 식각홀 내부에 에어갭이 형성되도록 제2유전체층을 형성하며; 상기 제2유전체층의 표면을 CMP로 평탄화시켜 진행한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 좀 더 상세하게는 반도체 소자가 낮은 캐패시턴스를 갖도록 하는 반도체 소자의 에어갭 형성방법에 관한 것이다.
최근들어 반도체 소자는 더욱더 집적도를 높이기 위한 방식으로 다층으로 된 구조의 각 층에 금속 배선을 형성하거나, 동일 층상에서 금속 배선과 금속 배선 사이의 간격을 좁게 하는 방식의 구조를 채택하고 있다.
그러나 이렇게 금속 배선 사이의 간격이 좁아지면서 동일 층상에서 서로 인접한 금속 배선 사이 또는 상하로 인접한 각 금속 배선층 사이에 존재하는 기생 저항 및 기생 캐패시턴스가 가장 중요한 문제로 대두되고 있다.
초 고집적 반도체 소자의 경우에는 다층 금속 배선 구조에 존재하는 기생 저항 및 기생 캐패시턴스 성분들은 RC(Resistance Capacitance)에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 특성을 열화시키고, 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.
따라서, 초 고집적 반도체 소자에 있어서 RC 값이 작은 다층 금속 배선 기술을 개발하는 것이 매우 중요한 문제이다. RC가 작은 고성능의 다층 금속 배선 구조를 형성하기 위해서는 비저항이 낮은 금속을 사용하여 배선층을 형성하거나, 유전율이 낮은 절연막을 사용할 필요가 있다.
그러나 캐패시턴스를 줄이기 위한 낮은 유전상수(K)를 갖는 물질, 예를 들면 기존의 TEOS 계열의 산화에서 SiC 계열의 낮은 유전상수 물질에 대한 연구가 진행되고는 있으나 현재 그와 같은 낮은 유전상수를 가진 물질이 적용되지 않아 실제 공정 상에 많은 어려움이 있다.
따라서 기존에 공인된 물질을 사용하면서도 낮은 유전상수 물질을 사용하는 것과 같은 특성을 나타낼 수 있는 에어갭에 대한 연구가 진행되고 있다. 그 이유는 공기의 유전율이 1 이어서 그 값이 매우 작기 때문이다. 이러한 에어갭을 사용하면 초 고집적 반도체 소자에 있어서 다층 컨택구조에서 발생하는 기생 캐패시턴스를 확실히 줄일 수 있게 된다.
또한 기존의 TEOS 계열을 사용하면서도 에어갭을 형성하여 낮은 유전상수를 구현하는 방법이 있었으나, 지금까지의 에어갭 형성방법은 금속 배선과 금속 배선 사이의 거리가 근접한 밀집영역에서 유전체를 증착시키면 인접한 금속 배선의 사이에서 자연스럽게 이루어졌고 아이소 영역(Iso area)에서는 형성하기가 어려워 전체적인 캐패시턴스를 줄이는데 문제가 되어 왔다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 그 목적은 드라이 에치를 이용한 산화 프로파일을 인위적으로 형성하여 이 패턴을 이용한 아이소 영역에서도 에어갭을 형성하여 반도체 소자 전체에서 낮은 캐패시턴스를 구현할 수 있도록 한 반도체 소자의 에어갭 형성방법을 제공하는 데 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 에어갭 형성과정을 도시한 단면도.
상술한 목적을 달성하기 위한 본 발명의 에어갭 형성방법은 금속 배선이 패터닝된 그 위에 유전체를 증착하여 제1유전체층을 형성하고, 상기 제1유전체층의 표면을 평탄화하고; 상기 평탄화 된 제1유전체층의 표면에 포토 레지스트를 도포한 후 패터닝하여 더미 패턴을 형성하며; 상기의 더미 패턴을 기반으로 등방성 에치를 실시하여 제1유전체층에 식각홀을 형성하고; 상기 더미 패턴을 완전히 제거시킨 후, 상기 식각홀이 형성된 제1유전체층 위에 유전체를 다시 증착시켜 상기 식각홀 내부에 에어갭이 형성되도록 제2유전체층을 형성하며; 상기 제2유전체층의 표면을 CMP로 평탄화시켜 형성한다.
그리고 상기한 식각홀은 금속 배선과 금속 배선 사이에 형성되는 것이 바람직하다.
또한 상기한 에어갭은 하나 또는 둘 이상이 형성되는 것이 바람직하다.
이하 본 발명에 따른 바람직한 일 실시예를 첨부된 도면에 의거하여 상세히 설명한다. 도 1 내지 도 5는 본 발명에 따른 반도체 소자의 에어갭 형성과정을 도시한 단면도이다.
도 1에 도시한 바와 같이 먼저 금속 배선 패터닝단계에서는 반도체 소자를 형성한 반도체 기판(1) 위에 절연층(3)을 형성하고, 그 절연층(3)에 반도체 소자와 접촉되는 콘택홀을 형성하며, 콘택홀 내부에 통전물질(5)(예를 들면 텅스텐)을 채우고, 콘택홀의 상측에 금속 배선(7)이 패터닝되어 금속 배선을 형성한다.
그리고 제1유전체층 형성단계에서는 상기한 금속 배선(7)이 패터닝된 그 위에 유전체를 증착하여 제1유전체층(9)을 형성한다. 이때 제1유전체층(9)을 형성하는 과정에서 증착되는 유전체는 금속 배선(7) 위에서 적층이 점점 진행되고, 밀집영역(11)에서 유전체가 적층되다보면 금속 배선(7a)과 금속 배선(7b) 사이에 에어갭(13)이 형성된다. 그러면 제1유전체층(9)의 표면은 에어갭(13)이 형성된 부분이 약간 함몰되어 표면 전체적으로 굴곡지게 되므로 이를 평탄화시킨다.
이어서 진행되는 더미 패턴 형성단계에서는 도 2에 도시한 바와 같이, 평탄화 된 제1유전체층(9)의 표면에 포토 레지스트를 도포한 후 패터닝하여 더미 패턴(dummy pattern)(15)을 형성한다.
형성된 더미 패턴(15) 중에서 스트립되는 부분은 금속 배선과 금속 배선이 밀집해서 형성된 밀집영역(11)이 아니라 금속 배선(7c)과 금속 배선(7d) 사이의 거리가 밀집영역(11)에 비해 상대적으로 먼 아이소 영역(17)이다.
그리고 식각단계에서, 도 3에 도시한 바와 같이 상기의 더미 패턴(15)을 기반으로 드라이 에치를 실시하되, 등방성으로 되는 에치를 실시하여 제1유전체층(9)에 식각홀(19)을 형성한다.
그 다음으로 도 4에 도시한 바와 같이 제2유전체층 형성단계에서는 더미 패턴을 완전히 제거시킨 후, 식각홀(19)이 형성된 제1유전체층(9) 위에 유전체를 다시 증착시키되, 유전체에 의해 식각홀(19)의 내부 일부가 채워지고 식각홀(19)의 입구를 막게 될 때까지 증착을 진행시켜 제2유전체층(21)에 에어갭(23)이 형성되도록 한다.
형성된 제2유전체층(21)의 표면은 아이소 영역(17)의 에어갭(23)이 형성된 곳이 약간 움푹 패이게 되고, 그래서 제2유전체층(21)의 표면 전체적으로 굴곡지게 형성된다.
여기서 형성된 에어갭(23)은 금속 배선(7c)과 금속 배선(7d) 사이에 하나가 형성될 수도 있겠으나 둘 이상이 형성됨으로써 식각홀(23)의 형성과정없이 유전체를 증착시켜 자연적으로 형성되는 에어갭과는 구별된다.
마지막으로 평탄화단계에서, 상기한 제2유전체층(21)의 표면을 CMP로 평탄화시킨다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 밀집영역 뿐만 아니라 아이소 영역에서도 에어갭이 형성될 수 있도록 제1유전체층에 식각홀을 형성한 후 제2유전체층을 증착함으로써, 반도체 소자의 전체 캐패시턴스가 감소되어 반도체 소자의 특성이 향상되는 효과가 나타난다. 따라서 고속 반도체 소자 구현에 기여할 것으로 판단된다.
Claims (4)
- 금속 배선이 패터닝된 그 위에 유전체를 증착하여 제1유전체층을 형성하고,상기 제1유전체층의 표면을 평탄화하는 제1유전체층 형성단계;상기 평탄화 된 제1유전체층의 표면에 포토 레지스트를 도포한 후 패터닝하여 더미 패턴을 형성하는 더미 패턴 형성단계;상기의 더미 패턴을 기반으로 드라이 에치를 실시하여 제1유전체층에 식각홀을 형성하는 식각단계;상기 더미 패턴을 완전히 제거시킨 후, 상기 식각홀이 형성된 제1유전체층 위에 유전체를 다시 증착시켜 상기 식각홀 내부에 에어갭이 형성되도록 제2유전체층을 형성하는 제2유전체층 형성단계; 및상기 제2유전체층의 표면을 CMP로 평탄화시키는 평탄화단계를 포함하는 반도체 소자의 에어갭 형성방법.
- 제 1 항에 있어서,상기 드라이 에치는 등방성 에치로 실시하는 반도체 소자의 에어갭 형성방법.
- 제 1 항에 있어서,상기 식각홀은 금속 배선과 금속 배선 사이에 형성되는 반도체 소자의 에어갭 형성방법.
- 제 2 항 또는 제 3 항에 있어서,상기 에어갭은 하나 또는 둘 이상이 형성되는 반도체 소자의 에어갭 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020021610A KR20030083174A (ko) | 2002-04-19 | 2002-04-19 | 반도체 소자의 에어갭 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020021610A KR20030083174A (ko) | 2002-04-19 | 2002-04-19 | 반도체 소자의 에어갭 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030083174A true KR20030083174A (ko) | 2003-10-30 |
Family
ID=32379733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020021610A KR20030083174A (ko) | 2002-04-19 | 2002-04-19 | 반도체 소자의 에어갭 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030083174A (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101232507B1 (ko) * | 2006-04-10 | 2013-02-12 | 삼성전자주식회사 | 표면발광소자 및 그의 제조방법 |
| US9240458B2 (en) | 2012-01-17 | 2016-01-19 | Samsung Electronics Co., Ltd. | Methods of fabricating nonvolatile memory devices and related devices |
| US9390966B2 (en) | 2014-01-06 | 2016-07-12 | Samsung Electronics Co., Ltd. | Methods of forming wiring structures and methods of fabricating semiconductor devices |
| US9406553B2 (en) | 2014-04-07 | 2016-08-02 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US9520300B2 (en) | 2014-05-15 | 2016-12-13 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| CN107452714A (zh) * | 2016-05-31 | 2017-12-08 | 格罗方德半导体公司 | 形成低电阻率贵金属互连的装置及方法 |
-
2002
- 2002-04-19 KR KR1020020021610A patent/KR20030083174A/ko not_active Application Discontinuation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101232507B1 (ko) * | 2006-04-10 | 2013-02-12 | 삼성전자주식회사 | 표면발광소자 및 그의 제조방법 |
| US9240458B2 (en) | 2012-01-17 | 2016-01-19 | Samsung Electronics Co., Ltd. | Methods of fabricating nonvolatile memory devices and related devices |
| US9390966B2 (en) | 2014-01-06 | 2016-07-12 | Samsung Electronics Co., Ltd. | Methods of forming wiring structures and methods of fabricating semiconductor devices |
| US9406553B2 (en) | 2014-04-07 | 2016-08-02 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US9558994B2 (en) | 2014-04-07 | 2017-01-31 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US9520300B2 (en) | 2014-05-15 | 2016-12-13 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US9911644B2 (en) | 2014-05-15 | 2018-03-06 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| CN107452714A (zh) * | 2016-05-31 | 2017-12-08 | 格罗方德半导体公司 | 形成低电阻率贵金属互连的装置及方法 |
| CN107452714B (zh) * | 2016-05-31 | 2020-06-02 | 格罗方德半导体公司 | 形成低电阻率贵金属互连的装置及方法 |
| US10679937B2 (en) | 2016-05-31 | 2020-06-09 | Globalfoundries Inc. | Devices and methods of forming low resistivity noble metal interconnect |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001338978A (ja) | 半導体装置及びその製造方法 | |
| KR20020065641A (ko) | 감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그제조 방법 | |
| KR20030083174A (ko) | 반도체 소자의 에어갭 형성방법 | |
| JPH03196662A (ja) | 半導体集積回路の配線構造およびその製造方法 | |
| KR100478497B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2004079924A (ja) | 半導体装置 | |
| KR100508538B1 (ko) | 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법 | |
| KR100485173B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US5854130A (en) | Method of forming multilevel interconnects in semiconductor devices | |
| KR20050059712A (ko) | Ｍｉｍ 캐패시터 형성방법 | |
| JP2768294B2 (ja) | 半導体装置の製造方法 | |
| KR20030074870A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100508534B1 (ko) | 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법 | |
| JP2000031278A (ja) | 半導体装置の製造方法 | |
| KR100299332B1 (ko) | 반도체 소자의 층간 절연막 제조 방법 | |
| KR100584496B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100485157B1 (ko) | 반도체 소자의 다층 금속배선 및 그 형성 방법 | |
| KR20030080311A (ko) | 반도체 소자의 스크래치 결함 방지 방법 | |
| KR100456420B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| KR100831248B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20040054099A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100549261B1 (ko) | 금속층의 평탄화 방법 | |
| KR100529612B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100372817B1 (ko) | 반도체 소자의 금속 배선 콘택 방법 | |
| KR100720262B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |