JP2000031278A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000031278A JP2000031278A JP10211916A JP21191698A JP2000031278A JP 2000031278 A JP2000031278 A JP 2000031278A JP 10211916 A JP10211916 A JP 10211916A JP 21191698 A JP21191698 A JP 21191698A JP 2000031278 A JP2000031278 A JP 2000031278A
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Abstract
(57)【要約】
【課題】 配線に悪影響を及ぼさず、かつ低誘電率の層
間絶縁膜を形成することにより、高速動作し、かつ高信
頼性の半導体装置を提供する。 【解決手段】 半導体基板１上に、導電膜２およびプラ
ズマ酸化膜３を形成して、フォトリソグラフィーおよび
エッチング技術により導電膜２およびプラズマ酸化膜３
を配線パターンＷＲになるようにパターニングしてパタ
ーンＷＲ問に半導体基板１を底面とする溝ＴＲを形成
し、次に半導体基板１全面にプラズマ酸化膜４を成膜す
ると、溝ＴＲ上部において張り出したプラズマ酸化膜４
同士が一体となり、溝ＴＲを塞ぎ空隙ＶＤができ、さら
に成膜を続けて配線パターンＷＲが疎なところにもプラ
ズマ酸化膜４が埋るようにし、次にプラズマ酸化膜４に
研磨を施しプラズマ酸化膜４の表面を平坦化する。
間絶縁膜を形成することにより、高速動作し、かつ高信
頼性の半導体装置を提供する。 【解決手段】 半導体基板１上に、導電膜２およびプラ
ズマ酸化膜３を形成して、フォトリソグラフィーおよび
エッチング技術により導電膜２およびプラズマ酸化膜３
を配線パターンＷＲになるようにパターニングしてパタ
ーンＷＲ問に半導体基板１を底面とする溝ＴＲを形成
し、次に半導体基板１全面にプラズマ酸化膜４を成膜す
ると、溝ＴＲ上部において張り出したプラズマ酸化膜４
同士が一体となり、溝ＴＲを塞ぎ空隙ＶＤができ、さら
に成膜を続けて配線パターンＷＲが疎なところにもプラ
ズマ酸化膜４が埋るようにし、次にプラズマ酸化膜４に
研磨を施しプラズマ酸化膜４の表面を平坦化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくには、ＭＯＳプロセスやバイポ
ーラプロセスなどのＬＳＩの製造に用いられる金属配線
問の層間絶縁膜の形成方法に関する。
法に関し、さらに詳しくには、ＭＯＳプロセスやバイポ
ーラプロセスなどのＬＳＩの製造に用いられる金属配線
問の層間絶縁膜の形成方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化によって、金属配
線の間隔が狭まると、配線間に生じる容量が信号の伝達
遅延を引き起こし、高速動作の妨げになるため、層間絶
縁膜を低誘電率化する必要が生じている。従来、層間絶
縁膜には平坦性に優れるスピン・オン・グラス（Spin-O
n-Glass ：ＳＯＧ）法と呼ばれる手法により液体ガラス
を塗布し、これを焼成することによって形成している。
ＳＯＧ膜は段差埋込性に優れる一方、絶縁膜としての性
質に問題があるため、単独では用いず、上下にプラズマ
酸化膜を形成する３層構造で使用される。
線の間隔が狭まると、配線間に生じる容量が信号の伝達
遅延を引き起こし、高速動作の妨げになるため、層間絶
縁膜を低誘電率化する必要が生じている。従来、層間絶
縁膜には平坦性に優れるスピン・オン・グラス（Spin-O
n-Glass ：ＳＯＧ）法と呼ばれる手法により液体ガラス
を塗布し、これを焼成することによって形成している。
ＳＯＧ膜は段差埋込性に優れる一方、絶縁膜としての性
質に問題があるため、単独では用いず、上下にプラズマ
酸化膜を形成する３層構造で使用される。
【０００３】
【発明が解決しようとする課題】上述のような従来の半
導体装置の製造方法における層間絶縁膜の形成において
は、誘電率の低いＳＯＧ材料は、保護膜となるプラズマ
酸化膜との密着性や耐熱性、また上下配線層の接続孔形
成時にＳＯＧ膜から発生する水分、ガス成分等により上
層配線が劣化することにより、配線層の信頼性を低下さ
せるという問題がある。
導体装置の製造方法における層間絶縁膜の形成において
は、誘電率の低いＳＯＧ材料は、保護膜となるプラズマ
酸化膜との密着性や耐熱性、また上下配線層の接続孔形
成時にＳＯＧ膜から発生する水分、ガス成分等により上
層配線が劣化することにより、配線層の信頼性を低下さ
せるという問題がある。
【０００４】そこで本発明の目的は、配線層の信頼性を
損なうことなく低誘電率の層間絶縁膜を形成することが
できる半導体装置の製造方法を提供することを目的とす
る。
損なうことなく低誘電率の層間絶縁膜を形成することが
できる半導体装置の製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、導電膜および第１の絶縁膜
を形成する第１の工程と、前記導電膜および前記第１の
絶縁膜を、前記半導体基板が露出するようにエッチング
除去して、前記導電膜および前記第１の絶縁膜に前記半
導体基板を底面とする溝を形成する第２の工程と、前記
半導体基板上に、第２の絶縁膜を形成する工程であっ
て、前記第１の絶縁膜上面の前記第２の絶縁膜が前記半
導体基板と水平な方向に拡がり、前記溝上部において前
記溝を塞ぎ、前記構内に空隙ができるように前記第２の
絶縁膜を形成する第３の工程とを備える。
造方法は、半導体基板上に、導電膜および第１の絶縁膜
を形成する第１の工程と、前記導電膜および前記第１の
絶縁膜を、前記半導体基板が露出するようにエッチング
除去して、前記導電膜および前記第１の絶縁膜に前記半
導体基板を底面とする溝を形成する第２の工程と、前記
半導体基板上に、第２の絶縁膜を形成する工程であっ
て、前記第１の絶縁膜上面の前記第２の絶縁膜が前記半
導体基板と水平な方向に拡がり、前記溝上部において前
記溝を塞ぎ、前記構内に空隙ができるように前記第２の
絶縁膜を形成する第３の工程とを備える。
【０００６】本発明の半導体装置の製造方法の一態様
は、前記第３の工程で、前記溝の深さよりも大きい膜厚
になるように前記第２の絶縁膜を形成し、前記第３の工
程後、前記第２の絶縁膜を研磨もしくはエッチバックに
より平坦化する第４の工程を更に備える。
は、前記第３の工程で、前記溝の深さよりも大きい膜厚
になるように前記第２の絶縁膜を形成し、前記第３の工
程後、前記第２の絶縁膜を研磨もしくはエッチバックに
より平坦化する第４の工程を更に備える。
【０００７】本発明の半導体装置の製造方法の一態様に
おいては、前記第１および第２の絶縁膜は、共にプラズ
マ酸化膜である。
おいては、前記第１および第２の絶縁膜は、共にプラズ
マ酸化膜である。
【０００８】
【発明の実施の形態】図１及び図２は、本発明に係る半
導体装置の製造方法を表わす工程順断面図である。以
下、本実施形態について、図１を参照して説明する。
導体装置の製造方法を表わす工程順断面図である。以
下、本実施形態について、図１を参照して説明する。
【０００９】先ず、図１（ａ）に示すように、半導体基
板１上に導電膜２を成膜する。次に、図１（ｂ）に示す
ように、第１のプラズマ酸化膜３を成膜する。次に、図
１（ｃ）に示すように、フォトリソグラフィーおよびエ
ッチング技術を用いて、導電膜２と第１のプラズマ酸化
膜３を一括してパターニングし、所望の配線パターンＷ
Ｒに加工すると、半導体基板１が底面に露出する溝ＴＲ
が形成される。
板１上に導電膜２を成膜する。次に、図１（ｂ）に示す
ように、第１のプラズマ酸化膜３を成膜する。次に、図
１（ｃ）に示すように、フォトリソグラフィーおよびエ
ッチング技術を用いて、導電膜２と第１のプラズマ酸化
膜３を一括してパターニングし、所望の配線パターンＷ
Ｒに加工すると、半導体基板１が底面に露出する溝ＴＲ
が形成される。
【００１０】次に、図１（ｄ）に示すように、半導体基
板１全面に第２のプラズマ酸化膜４を成膜する。このと
き、配線パターンＷＲの上部では、配線パターンＷＲの
下部より成膜種が付着し易いため、図２（ａ）に示すよ
うに、配線パターンＷＲ間の上部で第２のプラズマ酸化
膜４が繋がり溝ＴＲが塞がれ溝ＴＲ内に空隙ＶＤがで
き、更に成膜を続けると、図２（ｂ）に示すように、配
線パターンＷＲ上部が平坦になる。
板１全面に第２のプラズマ酸化膜４を成膜する。このと
き、配線パターンＷＲの上部では、配線パターンＷＲの
下部より成膜種が付着し易いため、図２（ａ）に示すよ
うに、配線パターンＷＲ間の上部で第２のプラズマ酸化
膜４が繋がり溝ＴＲが塞がれ溝ＴＲ内に空隙ＶＤがで
き、更に成膜を続けると、図２（ｂ）に示すように、配
線パターンＷＲ上部が平坦になる。
【００１１】引き続き、図２（ｃ）に示すように、配線
２の間隔が疎な部分にも十分にプラズマ酸化膜４を成膜
する。
２の間隔が疎な部分にも十分にプラズマ酸化膜４を成膜
する。
【００１２】次に、図２（ｄ）に示すように、化学的機
械研磨法（ＣＭＰ）によって第２のプラズマ酸化膜４上
面を平坦化し、所望の膜厚にする。あるいは全面エッチ
バックにより平坦化し、所望の膜厚にする。
械研磨法（ＣＭＰ）によって第２のプラズマ酸化膜４上
面を平坦化し、所望の膜厚にする。あるいは全面エッチ
バックにより平坦化し、所望の膜厚にする。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
プラズマ酸化膜による層間絶縁膜を厚く成膜し、そのプ
ラズマ酸化膜の成膜プロファイルによって下層配線問に
空隙を形成し、この空隙により、ＳＯＧ膜を用いずに層
間織家膜の誘電率を低下させることが可能となるので、
ＳＯＧ膜による上層配線の劣化を防止することができ、
電気特性や信頼性において高品質な層間絶縁膜を形成す
ることができる。
プラズマ酸化膜による層間絶縁膜を厚く成膜し、そのプ
ラズマ酸化膜の成膜プロファイルによって下層配線問に
空隙を形成し、この空隙により、ＳＯＧ膜を用いずに層
間織家膜の誘電率を低下させることが可能となるので、
ＳＯＧ膜による上層配線の劣化を防止することができ、
電気特性や信頼性において高品質な層間絶縁膜を形成す
ることができる。
【図１】本発明の実施形態を説明するための工程順断面
図である。
図である。
【図２】図１に引き続き、本発明の実施形態を説明する
ための工程順断面図である。
ための工程順断面図である。
１ 半導体基板 ２ 導電膜 ３ 第１のプラズマ酸化膜 ４ 第２のプラズマ酸化膜 ＷＲ 配線パターン ＶＤ 空隙 ＴＲ 溝
Claims (3)
- 【請求項１】 半導体基板上に、導電膜および第１の絶
縁膜を形成する第１の工程と、 前記導電膜および前記第１の絶縁膜を、前記半導体基板
が露出するようにエッチング除去して、前記導電膜およ
び前記第１の絶縁膜に前記半導体基板を底面とする溝を
形成する第２の工程と、 前記半導体基板上に、第２の絶縁膜を形成する工程であ
って、前記第１の絶縁膜上面の前記第２の絶縁膜が前記
半導体基板と水平な方向に拡がり、前記溝上部において
前記溝を塞ぎ、前記構内に空隙ができるように前記第２
の絶縁膜を形成する第３の工程とを備えることを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記第３の工程で、前記溝の深さよりも
大きい膜厚になるように前記第２の絶縁膜を形成し、 前記第３の工程後、前記第２の絶縁膜を研磨もしくはエ
ッチバックにより平坦化する第４の工程を更に備えるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記第１および第２の絶縁膜は、共にプ
ラズマ酸化膜であることを特徴とする請求項１又は２に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211916A JP2000031278A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10211916A JP2000031278A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031278A true JP2000031278A (ja) | 2000-01-28 |
Family
ID=16613794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10211916A Pending JP2000031278A (ja) | 1998-07-10 | 1998-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031278A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487414B1 (ko) * | 2000-12-23 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| JP2009182203A (ja) * | 2008-01-31 | 2009-08-13 | Sharp Corp | 半導体装置およびその製造方法 |
| US8129264B2 (en) | 2007-08-06 | 2012-03-06 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
-
1998
- 1998-07-10 JP JP10211916A patent/JP2000031278A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487414B1 (ko) * | 2000-12-23 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| US8129264B2 (en) | 2007-08-06 | 2012-03-06 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
| JP2009182203A (ja) * | 2008-01-31 | 2009-08-13 | Sharp Corp | 半導体装置およびその製造方法 |
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Legal Events
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