JPH10303295A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10303295A JPH10303295A JP10469897A JP10469897A JPH10303295A JP H10303295 A JPH10303295 A JP H10303295A JP 10469897 A JP10469897 A JP 10469897A JP 10469897 A JP10469897 A JP 10469897A JP H10303295 A JPH10303295 A JP H10303295A
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- Japan
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- insulating film
- interlayer insulating
- oxide film
- film
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Abstract
(57)【要約】
【課題】 低誘電率層間絶縁膜を有する半導体装置の製
造方法を提供することを主要な目的とする。 【解決手段】 半導体基板１０の上に設けられた配線層
１を覆うように、半導体基板１０の上に層間絶縁膜３を
形成する。層間絶縁膜３中に、有機系のイオンを注入す
る。
造方法を提供することを主要な目的とする。 【解決手段】 半導体基板１０の上に設けられた配線層
１を覆うように、半導体基板１０の上に層間絶縁膜３を
形成する。層間絶縁膜３中に、有機系のイオンを注入す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置の製造方法に関するものであり、より特定的には、低
誘電率層間絶縁膜を有する半導体装置の製造方法に関す
る。
置の製造方法に関するものであり、より特定的には、低
誘電率層間絶縁膜を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年の半導体装置の高機能化・大容量化
に伴い、各層を電気的に分離している絶縁膜を介して配
線間に発生する寄生容量が、配線寸法の縮小により増大
し、無視できなくなっていた。今後、寄生容量が半導体
装置の動作特性（動作速度）を律する状況が予想され
る。したがって、動作速度の遅延を防ぐために、低誘電
率絶縁膜を開発することが必須の課題となっている。
に伴い、各層を電気的に分離している絶縁膜を介して配
線間に発生する寄生容量が、配線寸法の縮小により増大
し、無視できなくなっていた。今後、寄生容量が半導体
装置の動作特性（動作速度）を律する状況が予想され
る。したがって、動作速度の遅延を防ぐために、低誘電
率絶縁膜を開発することが必須の課題となっている。
【０００３】低誘電率の絶縁膜の有力候補として、Ｃ2
Ｆ6 −ＴＥＯＳを用いてプラズマＣＶＤ（Chemical Vap
or Deposition ）で形成する、ＳｉＯＦ膜、およびメチ
ル基等の有機系官能基に修飾された有機系酸化膜が挙げ
られる。
Ｆ6 −ＴＥＯＳを用いてプラズマＣＶＤ（Chemical Vap
or Deposition ）で形成する、ＳｉＯＦ膜、およびメチ
ル基等の有機系官能基に修飾された有機系酸化膜が挙げ
られる。
【０００４】図２は、低誘電率層間絶縁膜の従来の製造
方法の工程図である。図２（ａ）を参照して、配線層１
が形成された半導体基板１０の上に、上記ＣＶＤやＳＯ
Ｇ（スピンオングラス）などにより、低誘電率膜３を形
成する。図２（ｂ）を参照して、低誘電率膜３の上にキ
ャップ層４を、プラズマ酸化膜で形成する。キャップ層
４は、上層配線（図示せず）へのＣＨ3 + やＦ+ の拡散
防止のために、あるいは、耐湿性に乏しいＳｉＯＦ膜を
保護するために、形成されるものである。
方法の工程図である。図２（ａ）を参照して、配線層１
が形成された半導体基板１０の上に、上記ＣＶＤやＳＯ
Ｇ（スピンオングラス）などにより、低誘電率膜３を形
成する。図２（ｂ）を参照して、低誘電率膜３の上にキ
ャップ層４を、プラズマ酸化膜で形成する。キャップ層
４は、上層配線（図示せず）へのＣＨ3 + やＦ+ の拡散
防止のために、あるいは、耐湿性に乏しいＳｉＯＦ膜を
保護するために、形成されるものである。
【０００５】図２（ｃ）を参照して、配線層１と、その
上に形成される上層配線を接続するための接続孔５を形
成する予定の部分に開孔部を有するレジストパターン１
１を形成する。
上に形成される上層配線を接続するための接続孔５を形
成する予定の部分に開孔部を有するレジストパターン１
１を形成する。
【０００６】図２（ｄ）を参照して、レジストパターン
１１をマスクにして、キャップ層４と低誘電率膜３をエ
ッチングし、配線層１の表面にまで至る接続孔５を形成
する。その後、レジストパターン１１を、アッシングに
より除去する。
１１をマスクにして、キャップ層４と低誘電率膜３をエ
ッチングし、配線層１の表面にまで至る接続孔５を形成
する。その後、レジストパターン１１を、アッシングに
より除去する。
【０００７】こうして、図２（ｅ）に示される、接続孔
５が形成された半導体装置が得られる。接続孔５を導電
性の物質で埋込み（図示せず）、その後、上層配線を形
成する（図示せず）。さらに、多層配線構造の装置を製
造する場合には、以上述べた工程が繰返される。
５が形成された半導体装置が得られる。接続孔５を導電
性の物質で埋込み（図示せず）、その後、上層配線を形
成する（図示せず）。さらに、多層配線構造の装置を製
造する場合には、以上述べた工程が繰返される。
【０００８】
【発明が解決しようとする課題】ところで、メチル基等
を含む有機系酸化膜は、低誘電率膜を形成するが、アッ
シング耐性に乏しいという問題点がある。したがって、
従来の方法では、図２（ｄ）を参照して、レジストパタ
ーン１１をアッシングにより除去する際に、低誘電率膜
３の側壁が、接続孔（スルーホール）５の側面に露出し
ているので、低誘電率膜３の接続孔５に露出した側面が
変質し、多量の水分を吸湿する。この水分が、後のメタ
ライゼーションの際に放出され、ひいては、メタルの成
膜に不良を生じさせるという問題点があった。
を含む有機系酸化膜は、低誘電率膜を形成するが、アッ
シング耐性に乏しいという問題点がある。したがって、
従来の方法では、図２（ｄ）を参照して、レジストパタ
ーン１１をアッシングにより除去する際に、低誘電率膜
３の側壁が、接続孔（スルーホール）５の側面に露出し
ているので、低誘電率膜３の接続孔５に露出した側面が
変質し、多量の水分を吸湿する。この水分が、後のメタ
ライゼーションの際に放出され、ひいては、メタルの成
膜に不良を生じさせるという問題点があった。
【０００９】また、フッ素を添加する酸化膜は、Ｃ2 Ｆ
6 とＴＥＯＳを用いるプラズマＣＶＤ法で形成される
が、フッ素濃度や膜厚の面内均一性がステージ温度分布
に敏感に反応するため、均一性のよい膜を得ることが困
難であるという問題点があった。
6 とＴＥＯＳを用いるプラズマＣＶＤ法で形成される
が、フッ素濃度や膜厚の面内均一性がステージ温度分布
に敏感に反応するため、均一性のよい膜を得ることが困
難であるという問題点があった。
【００１０】この発明は、上記のような問題点を解決す
るためになされたもので、低誘電率層間絶縁膜を有する
半導体装置の製造方法を提供することにある。
るためになされたもので、低誘電率層間絶縁膜を有する
半導体装置の製造方法を提供することにある。
【００１１】この発明の他の目的は、メタルの成膜に不
良を生じさせないように改良された、低誘電率層間絶縁
膜を有する半導体装置の製造方法を提供することにあ
る。
良を生じさせないように改良された、低誘電率層間絶縁
膜を有する半導体装置の製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】請求項１に従う半導体装
置の製造方法は、低誘電率層間絶縁膜を有する半導体装
置の製造方法に係る。まず、半導体基板の上に設けられ
た配線層を覆うように、該半導体基板の上に層間絶縁膜
を形成する。上記層間絶縁膜中に有機系のイオンを注入
する。
置の製造方法は、低誘電率層間絶縁膜を有する半導体装
置の製造方法に係る。まず、半導体基板の上に設けられ
た配線層を覆うように、該半導体基板の上に層間絶縁膜
を形成する。上記層間絶縁膜中に有機系のイオンを注入
する。
【００１３】請求項２に従う半導体装置の製造方法にお
いては、まず、半導体基板の上に設けられた配線層を覆
うように、該半導体基板の上に層間絶縁膜を形成する。
上記層間絶縁膜中にＦ+ イオンを注入する。
いては、まず、半導体基板の上に設けられた配線層を覆
うように、該半導体基板の上に層間絶縁膜を形成する。
上記層間絶縁膜中にＦ+ イオンを注入する。
【００１４】請求項３に従う半導体装置の製造方法によ
れば、上記層間絶縁膜を形成するに先立ち、上記配線層
の表面を、該配線層を上記イオン注入による損傷から守
るためのバリア層で被覆する。
れば、上記層間絶縁膜を形成するに先立ち、上記配線層
の表面を、該配線層を上記イオン注入による損傷から守
るためのバリア層で被覆する。
【００１５】請求項４に従う半導体装置の製造方法にお
いては、まず、半導体基板の上に設けられた配線上に絶
縁膜を形成する。上記絶縁膜中に接続孔を形成する。上
記接続孔を形成するためのマスクとなったレジストを除
去する。上記絶縁膜にイオンを斜め方向から注入する。
いては、まず、半導体基板の上に設けられた配線上に絶
縁膜を形成する。上記絶縁膜中に接続孔を形成する。上
記接続孔を形成するためのマスクとなったレジストを除
去する。上記絶縁膜にイオンを斜め方向から注入する。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００１７】実施の形態１ 図１（ａ）を参照して、半導体基板１０の上にアルミニ
ウム等の配線層１をスパッタ法により形成する。配線層
１を被覆するように、プラズマＣＶＤ方式によるシリコ
ン酸化膜層２を形成する。シリコン酸化膜層２は、配線
層１を後の工程で行なうイオン注入による損傷から保護
するためのものである。次に、無機ＳＯＧを半導体基板
１０の上に塗布し、ＳＯＧ酸化膜３を形成する。ＳＯＧ
酸化膜３の流動性により、配線１間の埋込みと、基板の
表面全体の平坦性が確保される。
ウム等の配線層１をスパッタ法により形成する。配線層
１を被覆するように、プラズマＣＶＤ方式によるシリコ
ン酸化膜層２を形成する。シリコン酸化膜層２は、配線
層１を後の工程で行なうイオン注入による損傷から保護
するためのものである。次に、無機ＳＯＧを半導体基板
１０の上に塗布し、ＳＯＧ酸化膜３を形成する。ＳＯＧ
酸化膜３の流動性により、配線１間の埋込みと、基板の
表面全体の平坦性が確保される。
【００１８】次に、ＣＨ3 + やＣ2 Ｈ5 + を、ＳＯＧ酸
化膜３に向けて、垂直方向から注入する。ＣＨ3 + やＣ
2 Ｈ5 + のような有機系分子イオンをイオン注入するこ
とにより膜中に格子欠損を生じさせ、さらに有機系官能
基が、酸化膜を構成する−Ｓｉ−Ｏ−ネットワークに修
飾することにより膜の密度（立体効果による単位体積あ
たりの原子占有体積）を低下させ絶縁膜の誘電率を低下
させることができる。
化膜３に向けて、垂直方向から注入する。ＣＨ3 + やＣ
2 Ｈ5 + のような有機系分子イオンをイオン注入するこ
とにより膜中に格子欠損を生じさせ、さらに有機系官能
基が、酸化膜を構成する−Ｓｉ−Ｏ−ネットワークに修
飾することにより膜の密度（立体効果による単位体積あ
たりの原子占有体積）を低下させ絶縁膜の誘電率を低下
させることができる。
【００１９】図１（ｂ）を参照して、ＳＯＧ酸化膜３
を、配線層１の直上に位置する、バリア層２の表面が露
出するまでＣＦ4 ／Ｏ2 ガスを使ってドライエッチング
を行なう。
を、配線層１の直上に位置する、バリア層２の表面が露
出するまでＣＦ4 ／Ｏ2 ガスを使ってドライエッチング
を行なう。
【００２０】図１（ｃ）を参照して、後述するアッシン
グの際のバリアとして働くシリコン酸化膜４をプラズマ
ＣＶＤ方式により形成する。キャップ層４の上に、接続
孔を形成する部分に開孔部を有するレジストパターン１
１を形成する。
グの際のバリアとして働くシリコン酸化膜４をプラズマ
ＣＶＤ方式により形成する。キャップ層４の上に、接続
孔を形成する部分に開孔部を有するレジストパターン１
１を形成する。
【００２１】図１（ｄ）を参照して、レジストパターン
１１をマスクにして、キャップ層４をエッチングし、接
続孔５を形成する。その後、レジストパターン１１をア
ッシングにより除去する。このとき、メチル基が注入さ
れたＳＯＧ酸化膜３が、接続孔５の側面に露出しないの
で、アッシング処理の際に、ＳＯＧ酸化膜３が酸素ラジ
カルに晒されることがない。したがって、水分が後のメ
タライゼーションの際に放出されないので、後のメタル
の成膜に不良を生じさせない。
１１をマスクにして、キャップ層４をエッチングし、接
続孔５を形成する。その後、レジストパターン１１をア
ッシングにより除去する。このとき、メチル基が注入さ
れたＳＯＧ酸化膜３が、接続孔５の側面に露出しないの
で、アッシング処理の際に、ＳＯＧ酸化膜３が酸素ラジ
カルに晒されることがない。したがって、水分が後のメ
タライゼーションの際に放出されないので、後のメタル
の成膜に不良を生じさせない。
【００２２】図１（ｅ）を参照して、斜め方向から、Ｃ
Ｈ3 + やＣ2 Ｈ5 + を、上記シリコン酸化膜４中に注入
する。斜め方向から注入することで、配線層１中にイオ
ンが注入されることなく、キャップ層４の絶縁膜のみ改
質することができ、低誘電率のものにすることができ
る。また、特にシリコン酸化膜４の配線上部の配線に近
いところにあるシリコン酸化膜４上に選択的に集中して
イオン注入を行なうことにより配線間だけでなく配線上
部分のシリコン酸化膜４の低誘電率化が図れ、層間絶縁
膜構造として配線間の実効的な寄生容量を低減できる効
果がある。この効果によって、半導体装置の動作速度の
遅延を抑制することができる。
Ｈ3 + やＣ2 Ｈ5 + を、上記シリコン酸化膜４中に注入
する。斜め方向から注入することで、配線層１中にイオ
ンが注入されることなく、キャップ層４の絶縁膜のみ改
質することができ、低誘電率のものにすることができ
る。また、特にシリコン酸化膜４の配線上部の配線に近
いところにあるシリコン酸化膜４上に選択的に集中して
イオン注入を行なうことにより配線間だけでなく配線上
部分のシリコン酸化膜４の低誘電率化が図れ、層間絶縁
膜構造として配線間の実効的な寄生容量を低減できる効
果がある。この効果によって、半導体装置の動作速度の
遅延を抑制することができる。
【００２３】その後、接続孔５を導電性の物質で埋込み
（図示せず）、その後上層配線層を形成すると、半導体
装置が完成する。
（図示せず）、その後上層配線層を形成すると、半導体
装置が完成する。
【００２４】実施の形態２ 実施の形態２は、低誘電率層であるＳｉＯＦ膜の製造方
法に関する。
法に関する。
【００２５】半導体基板の上に設けられた配線層を、プ
ラズマ酸化膜であるバリア層で被覆する。このバリア層
は、次に形成する層間絶縁膜中の水分と反応し、生成す
るフッ酸によって、配線層が腐食するのを防止するもの
である。このバリア層に、酸化膜より密度の高いプラズ
マ窒化酸化膜を用いると、さらにバリア性を向上させる
ことができる。配線層を覆うように、半導体基板の上
に、無機ＳＯＧを塗布し、ＳＯＧ酸化膜を形成する。Ｓ
ＯＧ酸化膜により、配線間の埋込みと、基板の表面全体
の平坦性が確保される。
ラズマ酸化膜であるバリア層で被覆する。このバリア層
は、次に形成する層間絶縁膜中の水分と反応し、生成す
るフッ酸によって、配線層が腐食するのを防止するもの
である。このバリア層に、酸化膜より密度の高いプラズ
マ窒化酸化膜を用いると、さらにバリア性を向上させる
ことができる。配線層を覆うように、半導体基板の上
に、無機ＳＯＧを塗布し、ＳＯＧ酸化膜を形成する。Ｓ
ＯＧ酸化膜により、配線間の埋込みと、基板の表面全体
の平坦性が確保される。
【００２６】次に、ＳＯＧ酸化膜に、Ｆ+ イオンを垂直
方向から注入する。注入されたＦ+は、−Ｓｉ−Ｏ−ネ
ットワークに結合することにより、−Ｓｉ−Ｏ−価電子
分布状態を変化させ結果的に分極率を下げる。ＳＯＧ酸
化膜中のＳｉ−Ｆ結合の増加とともに、誘電率は減少す
る。Ｆ+ イオンを注入することで、従来のＣ2 Ｆ6 −Ｔ
ＥＯＳプラズマＣＶＤで成膜する際に問題となってい
た、均一性のよい膜が得られないという問題点が解決さ
れ、フッ素濃度の均一な層間絶縁膜が得られる。ただ
し、フッ素濃度の増加とともに耐湿性が劣化する。
方向から注入する。注入されたＦ+は、−Ｓｉ−Ｏ−ネ
ットワークに結合することにより、−Ｓｉ−Ｏ−価電子
分布状態を変化させ結果的に分極率を下げる。ＳＯＧ酸
化膜中のＳｉ−Ｆ結合の増加とともに、誘電率は減少す
る。Ｆ+ イオンを注入することで、従来のＣ2 Ｆ6 −Ｔ
ＥＯＳプラズマＣＶＤで成膜する際に問題となってい
た、均一性のよい膜が得られないという問題点が解決さ
れ、フッ素濃度の均一な層間絶縁膜が得られる。ただ
し、フッ素濃度の増加とともに耐湿性が劣化する。
【００２７】次に、ＳＯＧ酸化膜の上にキャップ層を、
プラズマ酸化膜で形成する。キャップ層は、フッ素が注
入されたＳＯＧ酸化膜が大気中の水分を吸湿するのを防
ぐために形成される。上述のような方法で絶縁膜を形成
することによっても、低誘電率の層間絶縁膜を形成する
ことができる。
プラズマ酸化膜で形成する。キャップ層は、フッ素が注
入されたＳＯＧ酸化膜が大気中の水分を吸湿するのを防
ぐために形成される。上述のような方法で絶縁膜を形成
することによっても、低誘電率の層間絶縁膜を形成する
ことができる。
【００２８】
【発明の効果】請求項１に係る半導体装置の製造方法に
よれば、層間絶縁膜中に有機系のイオンを注入するの
で、低誘電率の層間絶縁膜が得られる。
よれば、層間絶縁膜中に有機系のイオンを注入するの
で、低誘電率の層間絶縁膜が得られる。
【００２９】請求項２に係る半導体装置の製造方法によ
れば、層間絶縁膜中にＦ+ イオンを注入するので、低誘
電率の層間絶縁膜が得られる。
れば、層間絶縁膜中にＦ+ イオンを注入するので、低誘
電率の層間絶縁膜が得られる。
【００３０】請求項３に係る半導体装置の製造方法によ
れば、配線層の表面を、該配線層をイオン注入による損
傷から守るためのバリア層で被覆するので、配線層の損
傷を防止することができる。
れば、配線層の表面を、該配線層をイオン注入による損
傷から守るためのバリア層で被覆するので、配線層の損
傷を防止することができる。
【００３１】請求項４に係る半導体装置の製造方法によ
れば、接続孔を開孔した後の絶縁膜に斜めからイオン注
入を行なうことで、配線への直接的なダメージを回避す
ることができる。
れば、接続孔を開孔した後の絶縁膜に斜めからイオン注
入を行なうことで、配線への直接的なダメージを回避す
ることができる。
【図１】 本発明の実施の形態に係る半導体装置の製造
方法の順序の各工程（ａ）〜（ｅ）における半導体装置
の断面図である。
方法の順序の各工程（ａ）〜（ｅ）における半導体装置
の断面図である。
【図２】 従来の半導体装置の製造方法の順序の各工程
（ａ）〜（ｅ）における半導体装置の断面図である。
（ａ）〜（ｅ）における半導体装置の断面図である。
１ 配線層、２ シリコン酸化膜層、３ 層間絶縁膜、
４ キャップ層、５接続孔、１１ レジストパターン。
４ キャップ層、５接続孔、１１ レジストパターン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 員拓 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内
Claims (4)
- 【請求項１】 低誘電率層間絶縁膜を有する半導体装置
の製造方法であって、 半導体基板の上に設けられた配線層を覆うように、該半
導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜中に有機系のイオンを注入する工程と、
を備えた半導体装置の製造方法。 - 【請求項２】 低誘電率層間絶縁膜を有する半導体装置
の製造方法であって、 半導体基板の上に設けられた配線層を覆うように、該半
導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜中にＦ+ イオンを注入する工程と、を備
えた半導体装置の製造方法。 - 【請求項３】 前記層間絶縁膜を形成するに先立ち、 前記配線層の表面を、該配線層を前記イオン注入による
損傷から守るためのバリア層で被覆する工程をさらに備
える、請求項１または２に記載の半導体装置の製造方
法。 - 【請求項４】 低誘電率層間絶縁膜を有する半導体装置
の製造方法であって、 半導体基板の上に設けられた配線上に絶縁膜を形成する
工程と、 前記絶縁膜中に接続孔を形成する工程と、 前記接続孔を形成するためのマスクとなったレジストを
除去する工程と、 前記絶縁膜にイオンを斜め方向から注入する工程と、を
備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10469897A JPH10303295A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10469897A JPH10303295A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303295A true JPH10303295A (ja) | 1998-11-13 |
Family
ID=14387709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10469897A Pending JPH10303295A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303295A (ja) |
Cited By (12)
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| US6214749B1 (en) * | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
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-
1997
- 1997-04-22 JP JP10469897A patent/JPH10303295A/ja active Pending
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