KR20010014693A - 반도체 장치 및 그의 제조방법 - Google Patents
반도체 장치 및 그의 제조방법 Download PDFInfo
- Publication number
- KR20010014693A KR20010014693A KR1020000017933A KR20000017933A KR20010014693A KR 20010014693 A KR20010014693 A KR 20010014693A KR 1020000017933 A KR1020000017933 A KR 1020000017933A KR 20000017933 A KR20000017933 A KR 20000017933A KR 20010014693 A KR20010014693 A KR 20010014693A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- dielectric constant
- low dielectric
- predetermined low
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 27
- 239000007769 metal material Substances 0.000 claims description 25
- 229920000620 organic polymer Polymers 0.000 claims description 24
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 6
- 239000011148 porous material Substances 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 claims description 5
- 229920001709 polysilazane Polymers 0.000 claims description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 229920000090 poly(aryl ether) Polymers 0.000 abstract description 50
- 229910052751 metal Inorganic materials 0.000 abstract description 25
- 239000002184 metal Substances 0.000 abstract description 25
- 238000004544 sputter deposition Methods 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 54
- 239000007789 gas Substances 0.000 description 35
- 239000010949 copper Substances 0.000 description 33
- 239000004020 conductor Substances 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 18
- 239000012528 membrane Substances 0.000 description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 238000005336 cracking Methods 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 4
- 229910002091 carbon monoxide Inorganic materials 0.000 description 4
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- -1 oxygen Chemical compound 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000007872 degassing Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002209 hydrophobic effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 신뢰성 있는 구조를 갖는 반도체 장치 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 장치는 기판 상에 형성된 적어도 한층의 절연막을 포함하고, 상기 적어도 한층의 절연막은 소정의 낮은 비유전상수를 갖는 절연막을 포함한다. 상기 적어도 한층의 절연막에 적어도 하나의 개구부가 형성되고, 상기 개구부의 내부 측벽의 적어도 일부분 상에 무기절연막이 형성된다. 상기 무기절연막의 비유전상수는 상기 소정의 낮은 비유전상수보다 크다. 상기 적어도 하나의 개구부의 각각이 금속물질로 채워진다. 바람직하게, 상기 소정의 낮은 비유전상수는 실리콘 이산화물의 비유전상수 보다 작다.
본 발명에 의하면, 배선 도전체 사이의 배선용량이 감소되고, 배선 도전체 사이 또는 비아홀 또는 콘택홀 사이의 누설전류가 감소되며, 배선의 필링 및/또는 크랙 발생이 방지됨으로써, 고신뢰성을 갖는 반도체 장치를 얻을 수 있다.
Description
본 발명은 신뢰성 있는 배선구조를 갖는 반도체 장치 및 그의 제조방법에 관한 것이다. 특히, 본 발명은 매립 배선구조를 갖는 반도체 장치에서 내성값에 대한 배선 도전체 사이의 누설전류를 억제하고, 막들 또는 층들 사이의 접착력을 향상시키며, 보이드 (void) 발생을 방지하는 것에 관한 것이다.
반도체 장치의 회로 소자가 점점 더 미세해지고 반도체 장치의 집적도가 증가함에 따라, 배선 도전체의 폭과 배선 도전체 사이의 간격이 좁아지고 있다. 배선 도전체의 폭과 배선 도전체 사이의 간격이 좁아지면, 배선 도전체 사이의 배선 캐패시턴스가 커져서 반도체 장치의 동작속도가 저하된다. 이러한 단점을 해결하기 위하여, 배선 도전체가 저저항 금속물질로 이루어지고 배선간 절연막이 저유전상수를 갖는 막으로 이루어진 구조에 대한 측정을 실시하고 있다. 그러한 측정들 중, 최근 구리 배선 도전체를 사용하는 구조가 주시되고 있다. 그러한 구조를 실현시키는데 있어서, 특히 이중 데머신 방법(dual damascene method)은 공정단계를 감소시키고 큰 장점의 효과를 제공하는데 매우 유용하다.
도 7a 내지 도 7d, 도 8a 내지 도 8d 및 도 9a 와 도 9b를 참조하여, 이중 데머신 방법을 이용한 종래의 반도체 장치의 제조방법을 설명한다.
종래의 방법에서, 먼저, 도면에 도시되지 않은 기판 또는 웨이퍼 상에 형성된 제 1 Cu 막 (301) 상에 제 1 플라즈마 SiN 막 (302) 을 형성한다. 그런 다음, 저저항 상수를 갖는 유기중합체 (organic polymer) 를 분해하여 얻은 용액, 예컨대, 유기용매의 PAE (폴리아릴에티르; polyarylether)를 제 1 플라즈마 SiN 막 (302) 상에 적용하고, 질소분위기에서 저온 베이킹(baking) 및 고온 큐어링(curing)을 수행한다. 결과로서, 제 1 플라즈마 SiN 막 (302) 상에 제 1 PAE 막 (303) 이 형성된 도 7a의 구조를 얻는다. 도 7b 에 도시된 바와 같이, 제 1 PAE 막 (303) 상에 제 1 플라즈마 SiO2막 (304) 을 형성한다. 다음으로, 도 7c에 도시된 바와 같이, 제 1 플라즈마 SiO2막 (304) 상에 상술한 제 1 PAE 막 (303) 의 형성방법과 동일한 방법으로 제 2 PAE 막 (305) 을 형성하고, 또한 제 2 PAE 막 (305) 상에 제 2 플라즈마 SiO2막 (306) 도 형성한다. 그리고 나서, 제 2 플라즈마 SiO2막 (306) 상에, 포토리소그라피등을 이용하여, 비아홀이 형성될 영역에 대응하는 개구부를 갖는 KrF 포토레지스트막 (307) 을 형성한다. 마스크로서, KrF 포토레지스트막 (307) 을 사용하여, 제 1 플라즈마 SiO2막 (306) 을 탄화불소 기제 (based) 가스를 사용하여 처리한다. PAE 막과 플라즈마 SiO2막을 비교해보면, 탄화불소 기제가스에 의한 플라즈마 SiO2막의 에칭속도가 PAE 막보다 늦다. 이에 따라, 제 2 플라즈마 SiO2막 (306) 만을 선택적으로 식각하여 제 2 플라즈마 SiO2막 (306) 내에 개구부 (321) 를 형성함으로써, 도 7d에 도시된 구조를 얻는다.
그런 다음, 제 2 플라즈마 SiO2막 (306) 상에 포토레지스트막 (307) 이 잔존하는 상태에서, 산소기제 가스, 예컨대, O2, CO, CO2와 같은 산소를 포함하는 가스와 질소가스의 혼합가스로 제 2 PAE 막 (305) 을 처리한다. 이러한 공정에서, 잔존하는 포토레지스트막 (307) 이 동시에 제거된다. 또한, PAE 는 유기성분으로만 구성되기 때문에, 산소와 질소의 혼합가스에 의해 PAE 는 충분히 식각되어 제거되지만, 플라즈마 SiO2막은 그러한 가스에 의해 거의 식각되지 않는다. 이에 따라, 식각이 충분히 선택적으로 증가되어, 제 2 PAE 막 (305) 에 개구부가 형성되고 제 1 플라즈마 SiO2막 (304) 은 식각정지막으로서 작용한다. 이러한 공정에 의해, 도 8a에 도시된 구조를 얻는다. 그리고 나서, 도 8b에 도시된 바와 같이, 제 2 플라즈마 SiO2막 (306) 상에 포토레지스트막 (307) 에 형성된 제 1 개구부 (321) 보다 큰 영역을 갖는 개구부 (322) 를 가지는 포토레지스트막 (308) 을 포토리소그라피등을 사용하여 형성한다.
다음으로, 마스크로서 포토레지스트막 (308) 을 사용하여, 제 2 플라즈마 SiO2막 (306) 을 탄화불소 기제 가스로 처리한 다음, 제 2 PAE 막 (305) 을 산소기제 가스 및 질소가스의 혼합가스로 상기와 유사한 방식으로 처리한다. 이에 따라, 제 2 PAE 막 (305) 및 제 2 플라즈마 SiO2막 (306) 에 개구부 또는 트렌치 (323) 가 형성된다. 이러한 경우, 이전에 형성된 개구부의 저부에서, 제 1 플라즈마 SiO2막 (303) 과 제 1 PAE 막 (304) 도 상술한 탄화불소 기제 가스에 의한 공정 및 산소 기제 가스 및 질소의 혼합가스에 의한 공정에 의해 식각됨으로써, 제 1 플라즈마 SiO2막 (304) 과 제 1 PAE 막 (303) 에 개구부 또는 트렌치 (324) 가 형성된다. 잔재하는 포토레지스트막 (308) 은 유기중합체의 처리, 즉 산소 기제 가스 및 질소의 혼합가스에 의한 PAE 막의 식각처리시 동시에 제거한다.
그런 다음, 기판 전면을 에치백함으로써, 트렌치 (324) 의 저면에서 노출된 플라즈마SiN막 (302) 의 일부가 식각되어, 도 8c에 도시된 바와 같이, 트렌치 (324) 가 제 1 Cu 막 (301) 에 도달한다. 제 1 플라즈마 SiN막 (302) 에 개구부를 평탄하게 형성하기 위하여, 제 1 플라즈마 SiN막 (302) 을 미리 얇게 형성하거나, 제 1 플라즈마 SiO2막 (304) 및 제 2 플라즈마 SiO2막 (306) 을 미리 제 1 플라즈마 SiN막 (302) 에 대하여 충분히 두껍게 형성한다. 이러한 공정단계에 의해, 도 8c에 도시된 바와 같이, 저유전상수를 갖는 막, 여기에서는 제 1 PAE 막(303) 및 제 2 PAE 막 (305) 을 사용한 이중 데머신구조가 형성된다.
도 8d에 도시된 바와 같이, 스퍼터링 방법을 사용하여 기판 상에 배리어 금속막 (309) 으로서 얇은 탄탈륨 (Ta) 막을 형성한다. 다음으로, 도 9a에 도시된 바와 같이, 트렌치 (323, 324) 가 구리막 (310) 으로 채워지도록 배리어 금속막 (309) 상에 스퍼터링 방법으로 구리막 (310) 을 형성한다. 그런 다음, 수소 환원 분위기에서, 상기 결과물 구조의 기판을 열처리하여, 트렌치(323, 324)를 채우는 구리를 다시 녹여서 리플로우 공정을 수행한다. 그러나, 이러한 경우, 구리로 트렌치 (323, 324) 를 완전히 채우는 것이 불가능하여, 트렌치에 보이드 (311) 가 형성된다. 그리고 나서, 화학기계연마 (chemical mechanical polishing; CMP) 를 사용하여, Cu 막 (310) 과 배리어 금속막 (309) 을 제 2 플라즈마 SiO2막 (306) 의 표면이 노출되도록 연마함으로써, 도 9b에 도시된 구조를 얻는다. 보이드 (311) 가 외측에서 나타나지 않더라도, 배선 도전체 (310) 내에 보이드 (311) 가 포함되기 때문에, 그러한 구조를 갖는 배선 도전체를 포함하는 반도체 장치의 신뢰성이 저하될 가능성이 있다.
상술한 종래의 방법에 의해 제조된 반도체 장치는 다음의 3 가지 주요한 문제점을 갖는다.
첫 번째 문제로서, 동일층에 있는 배선 도전체들 사이 또는 동일층에 있는 비아홀 또는 콘택홀 사이에 누설전류가 커질 가능성이 있다.
이것은 저유전상수를 갖는 막, 예컨대 상술한 PAE 등과 같은 유기중합체막 및 다공성막이, 그 자체가 매우 큰 누설전류를 갖는 경향이 있기 때문이다. 그러한 저유전상수를 갖는 막을 동일층에 있는 배선 도전체 사이 또는 동일층에 있는 비아홀 사이에서 절연막으로서 사용되면, 특히 저유전상수를 갖는 막이 단일층 절연막을 형성하여 인접 배선 도전체 사이에서 절연막으로서 사용될때, 그러한 막은 배선 도전체 사이에서 큰 누설전류를 야기시키거나 비아홀 사이에서 큰 누설전류를 야기시킨다.
두 번째 문제는 필링오프 (peeling off) 및 크랙이 발생하기 쉬운 것이다.
이는 상술한 저유전상수를 갖는 막이 금속층과 열악한 접착력을 갖고, 그러한 막은 금속막의 열패창계수와 다른 열팽창계수를 갖기 때문이다. 종래의 방법에서는, 금속배선 도전체 및 저유전상수를 갖는 막이 존재하는 부분이 서로 콘택함으로써, 후속 공정에서 열순환이 일어나면, 열악한 흡착력 및 크랙의 발생 가능성이 존재하게 된다.
세 번째 문제는 금속막 물질로 트렌치 또는 비아홀을 완전히 채우기가 어렵다는 것이다. 이에 대한 이유는 다음과 같다.
반도체 장치가 미세화되고 특히 배선 또는 비아홀에 대한 각각의 트렌치의 어스펙트비가 커지는 경우, 트렌치 또는 비아홀을 채우는 종래의 기술은 양산을 고려하면, 큰 어스펙트비를 갖는 구조에 적용할 수 없다. 예컨대, 스퍼터 리플로우(sputter reflow) 기술은 2.5 미만의 어스펙트비를 갖는 구조에 제한되고, 플래팅(plating) 방법은 4 미만의 어스펙트비를 갖는 구조에 제한된다. Cu-CVD 방식은 우수한 매립특성을 가지며 4 이상의 어스펙티비를 갖는 구조에 적용할 수 있다. 그러나, 이 방법은 양산성이 우수하지 못하므로, 실제의 양산방법으로서 현재에는 유용하지 못하다. 상술한 종래의 방법을 사용할 때, 트렌치 및 비아홀 모두 수직으로 긴 프로파일을 갖기 때문에, 금속배선 도전체로 트렌치 및 비아홀을 완전히 채우는 것이 불가능하고, 그 내부에 보이드가 형성된다.
종래의 방법에서, 금속물질로 트렌치 및 비아홀을 채우기 전에 디개싱 (degassing) 을 수행하면, 트렌치 및 비아홀의 내측 표면에 노출된 유기중합체막 또는 다공성막이 가스를 발생하기 쉽고, 이러한 가스는 보이드를 생성하여 트렌치 및 비아홀의 불완전 매립의 원인이 된다. 유기중합체막을 사용하는 경우, 식각등에 의해 유기물질이 파괴되고 노출된 부분으로부터 분리되며, 다공성막을 사용하는 경우, 다공성막 내에 흡수된 수분이 거기로부터 분리된다. 이러한 현상은 상술한 보이드를 야기시킨다.
따라서, 본 발명의 제 1 목적은 배선 도전체 사이의 배선용량을 감소시키고 배선 도전체 사이 또는 비아홀 또는 콘택홀 사이의 누설전류를 감소시킬 수 있는 반도체 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 제 2 목적은 반도체 장치의 배선 구조에서 필링 및/또는 크랙 발생을 방지할 수 있는 반도체 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 제 3 목적은 고신뢰성을 갖는 반도체 장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 제 4 목적은 상술한 종래기술의 단점을 방지할 수 있는 반도체 장치 및 그의 제조방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정동안 얻어진 구조를 나타내는 개략적 단면도.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정 동안 도 1d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.
도 3a 내지 도 3c 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정 동안 도 2d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 얻어진 구조를 나타내는 개략적 단면도.
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 도 4d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.
도 6a 및 도 6b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 도 5d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.
도 7a 내지 도 7d는 종래의 반도체 장치의 제조공정 동안 얻어진 구조를 나타내는 개략적 단면도.
도 8a 내지 도 8d는 종래의 반도체 장치의 제조공정 동안 도 7d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.
도 9a 및 도 9b는 종래의 반도체 장치의 제조공정 동안 도 8d의 구조 후 얻어진 구조를 나타내는 개략적 단면도.
※도면의 주요 부분에 대한 부호의 설명
101, 111, 201, 211 : Cu막
102 : 플라즈마 SiN 막
103, 105 : PAE 막
104, 106, 109 : 플라즈마 SiO2막
107, 108, 207, 208 : 포토레지스트막
110, 210 : 배리어 금속막
121, 122, 221, 222 : 개구부
123, 124, 223, 224 : 트렌치
203, 205 : 제 1 실록산 다공성막
202, 204, 206, 209 : 제 1 플라즈마 SiON 막
본 발명의 양태에 따라, 기판; 상기 기판 상에 형성되고, 소정의 낮은 비유전 상수 (relative dielectric constant) 를 갖는 절연막을 포함하는 적어도 한층의 절연막; 상기 적어도 한층의 절연막에 형성된 적어도 하나의 개구부; 상기 개구부의 내부 측벽의 적어도 일 부분 상에 형성되고, 그의 비유전 상수가 상기 소정의 저유전 상수보다 큰 무기절연막; 및 상기 적어도 하나의 개구부의 각각을 채우는 금속물질부를 포함하는 반도체 장치가 제공된다.
이러한 경우에, 상기 소정의 저유전 상수는 실리콘 이산화물(silicon dioxide)의 비유전 상수보다 작은 것이 바람직하다.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 수소 실세스퀴옥산, 메틸 실세스퀴옥산, 다유기 실세스퀴옥산, 및 SiO-기제 다공성 물질로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 유기 SOG, 무기 SOG 및 폴리실라잔으로 구성된 그룹으로 부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.
또한, 상기 무기절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 실리콘 탄화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 유리하다.
또한, 상기 무기절연막의 열팽창계수는 상기 적어도 한층의 절연막 및 상기 금속물질부를 구성하는 물질의 각각의 열팽창계수의 최소값보다 크고 최대값보다 작은 것이 유리하다.
또한, 상기 적어도 한층의 절연막은 다수개의 개구부가 포함되고, 상기 무기절연막은 상기 다수개의 개구부 각각의 내부 측벽의 적어도 일부분에 형성되는 것이 유리하다.
또한, 상기 적어도 한층의 절연막은 소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.
또한, 상기 적어도 한층의 절연막은 소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하고, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.
본 발명의 다른 양태에 따라, 기판을 준비하는 단계; 상기 기판 상에 소정의 낮은 비유전상수를 갖는 하나의 절연막을 포함하는 적어도 한층의 절연막을 형성하는 단계; 상기 적어도 한층의 절연막 상에 적어도 하나의 개구부를 형성하는 단계; 상기 개구부의 내부 측벽의 적어도 일부분 상에, 그의 비유전상수가 상기 소정의 낮은 비유전상수보다 큰 무기절연막을 형성하는 단계; 및 상기 적어도 하나의 개구부 각각을 금속물질로 채우는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
이러한 경우, 상기 소정의 낮은 비유전상수는 실리콘 이산화물의 비유전 상수보다 작은 것이 바람직하다.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 수소 실세스퀴옥산, 메틸 실세스퀴옥산, 다유기 실세스퀴옥산 및 SiO-기제 다공성물질로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.
또한, 상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 유기 SOG, 무기 SOG 및 폴리실라잔으로 구성된 그룹으로 부터 선택되는 적어도 하나의 물질로 이루어지는 것이 바람직하다.
또한, 상기 무기절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 실리콘 탄화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어지는 것이 유리하다.
또한, 상기 무기절연막의 열팽창계수는 상기 적어도 한층의 절연막 및 상기 금속물질부를 구성하는 물질의 각각의 열팽창계수의 최소값보다 크고 최대값보다 작은 것이 유리하다.
또한, 상기 적어도 한층의 절연막에 적어도 하나의 개구부를 형성하는 단계에서, 다수개의 개구부를 형성하고, 상기 개구부의 내부 측벽의 적어도 일부분 상에 상기 무기절연막을 형성하는 단계에서, 상기 무기절연막을 상기 다수개의 개구부의 각각의 내부 측벽의 적어도 일부분 상에 형성하는 것이 유리하다.
또한, 상기 적어도 한층의 절연막은 소정의 낮은 비유전상수를 갖는 상기 절연막을 구비하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.
또한, 상기 적어도 한층의 절연막은 소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하고, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것이 바람직하다.
또한, 상기 개구부의 내부 측벽의 적어도 일 부분 상에 무기절연막을 형성하는 단계는 상기 개구분의 내부 표면 상부 및 상기 적어도 한층의 절연막의 최상 표면 상에 상기 무기절연막을 형성하는 단계 및, 상기 개구부의 내부 측벽 이외의 상기 무기절연막의 일부가 제거되도록 상기 무기절연막을 에치백하는 단계를 포함하는 것이 바람직하다.
본 발명에서는, 배선 구조 예컨대, 다층배선 구조가 반도체 기판 상에 형성되며, 배선구조는 구리 등의 금속막, 실리콘 산화물 등의 실리콘 기제막, 및 유기중합체막 또는 다공성막 또는 그런 종류의 다른 막을 포함한다. 또한, 배선용 트렌치, 비아홀 또는 콘택홀과 같은 금속물질이 채워질 공간의 측벽 각각에, 실리콘 기제막 등과 같은 무기절연막이 형성된다.
여기서, 무기절연막은 상술한 종래 기술의 3 가지 문제점을 방지한다.
즉, 첫째, 무기절연막은 높은 절연특성을 갖는다. 따라서, 유기중합체막, 다공성막 또는 그런 종류의 다른 막에서 누설전류가 발생하더라도, 무기절연막이 누설전류를 차단하여 인접 배선 구조로 누설전류가 누설하는 것을 방지한다. 또한, 소량의 누설전류가 발생하더라도, 반도체 장치의 허용 범위 내에서 누설량을 유지하는 것이 가능하다.
둘째, 무기절연막은 배선 구조를 구성하는 금속막과 유기중합체 또는 다공성막 사이의 중간값을 갖는 열팽창계수 및 비유전상수를 갖는다. 이에 따라, 배선구조를 구성하는 금속막과 유기중합체 또는 다공성막 사이의 접착력이 열악하더라도, 그들 사이에 개재된 무기절연막이 금속막과 유기중합체 또는 다공성막 사이의 접착력을 향상시킨다. 이와 같이, 두 막들 사이의 필링, 각 막의 크랙 등의 가능성이 크게 감소되어, 후속 공정단계에서의 단점이 방지될 수 있다.
셋째, 배선용 트렌치, 비아홀 또는 콘택홀과 같은 금속 물질이 채워질 공간이 금속물질로 채워질 때, 무기절연막이 유기중합체 또는 다공성막으로부터 발생되는 가스, 유기물 또는 수분을 차단하여, 금속물질이 채워지는 공간으로 그들이 침투하는 것을 방지한다. 이에 따라, 금속이 채워질 공간에 보이드가 발생되지 않고, 금속물질로 공간을 균일하게 채우는 것이 가능하다.
무기절연막은 상술한 기능을 잘 수행할 수 있는 소정의 물질을 사용하여 제조된다. 예컨대, 반도체 물질에서 많이 함유되는 실리콘을 포함하는 절연물은 반도체 장치의 기능에 거의 영향을 미치지 않으므로, 그러한 절연물을 사용하는 것이 바람직하다. 그러한 절연물의 예로서 SiO2, SiON, SiN, SiC(실리콘 탄화물) 등을 포함한다.
무기절연막은 배선용 트렌치, 비아홀 또는 콘택홀과 같은 금속물질이 채워질 공간의 측벽 일부에만 형성되는 것이 바람직하다. 그러나, 예컨대 금속물질이 채워질 공간의 측표면에 수평 단차부가 존재하면, 수평 단차부 상에 무기절연막을 형성하는 것이 바람직하다. 또한, 반도체 장치의 기능에 영향을 미치지 않는다면, 다른 부분 상에도 무기절연막을 형성하는 것이 바람직하다. 또한, 금속물질이 채워질 공간의 각각의 측벽부 전체에 무기절연막을 형성하는 것이 바람직하더라도, 반도체 장치의 구조 등을 고려하여, 무기절연막을 측벽 상에 부분적으로 형성하는 것도 가능하다. 무기절연막의 형성 속도에 따라, 그러한 경우에도 누설전류가 감소되고, 접착력이 향상되며, 보이드 발생이 감소되기 때문에, 그러한 경우도 본 발명에 포함된다.
본 발명은 배선 구조에서 절연막과 같은 비교적 낮은 유전상수를 갖는 반도체 장치에 적용된다. 저유전상수의 그러한 막의 물질들은 :
PAE(폴리아릴에테르; polyarylether),
SiO-기제 다공성 물질, 예컨대, 무기 실록산 다공성 물질 및 유도체,
다른 유기중합체, 예컨대, BCB(벤조사이클로부텐; benzocyclobuten), 폴리파락실렌(polyparaxylene, 제조품명 : parylen N) 등과 같은 큰 열팽창계수를 갖는 물질,
비교적 낮은 다공성을 갖지만 플라즈마 산화막, 예컨대, HSQ (수소 실세스퀴옥산; hydrogen silsesquioxane), MSQ (메틸 실세스퀴옥산; methyl silsequoxane), 다유기 실세스퀴옥산 (polyorganic silsesquioxane) 등과 비교하여 큰 누설전류를 갖는 물질; 및
유기 SOG, 무기 SOG, 다실라잔 (polysilazane) 등을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d, 도 2a 내지 도 2d, 및 도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조공정 동안 얻어진 결과물의 개략적 단면구조를 나타낸다.
먼저, 본 공정에서, 도면에 도시되지 않은 기판 또는 웨이퍼 상에 형성된 제 1 Cu 막 (101) 상에 제 1 플라즈마 실리콘 질화막 (플라즈마 SiN 막; 102)을 형성한다. 제 1 Cu 막 (101) 은, 예컨대, 도면에 도시되지 않은 기판 상에 형성된 절연막에 배립된 금속 배선층이다. 선택적으로, 제 1 Cu 막 (101) 을 기판 상에 형성된 폴리실리콘등의 도전막으로 대체하거나, 기판 내에 형성된 불순물 확산영역으로 대체할 수 있다. 그런 다음, 저유전상수의 유기중합체, 예컨대, PAE 가 유기용제에 의해 용해되는 용액을 제 1 플라즈마 SiN 막 (102) 에 상에 적용한다. 결과물 구조의 기판을 200℃ 의 가열판 (hot plate) 을 사용하여 열처리한 다음, 450℃ 에서 1 시간 동안 노 (furnace) 에서 질소분위기로 열처리함으로써, 제 1 플라즈마 SiN 막 (102) 상에 제 1 PAE 막 (103) 을 형성한다. 이에 따라, 도 1a에 도시된 구조를 얻는다.
그런 다음, 도 1b에 도시된 바와 같이, 제 1 PAE 막 (103) 상부에 제 1 플라즈마 실리콘 산화막, 예컨대, 제 1 플라즈마 SiO2막 (104) 을 1,000Å의 두께로 형성한다.
그리고 나서, 도 1c에 도시된 바와 같이, 종래의 방법과 유사한 방식으로, 제 1 플라즈마 SiO2막 (104) 상에 제 2 PAE 막 (105) 을 5,000Å의 두께로 형성하고, 제 2 PAE 막 (105) 상에 제 2 플라즈마 SiO2막 (106) 을 1,000Å의 두께로 형성한다. 그 후, 제 2 플라즈마 SiO2막 (106) 상에, 포토리소그라피등을 이용하여, 비아홀이 형성될 영역에 대응하는 개구부를 갖는 KrF 포토레지스트막 (107) 을 형성한다. 마스크로서 포토레지스트막 (107) 을 사용하여, 제 2 플라즈마 SiO2막 (106) 을 탄화불소 기제 가스를 사용하여 처리한다. PAE 막의 식각률과 플라즈마 SiO2막의 식각률을 서로 비교하면, 플라즈마 SiO2막이 탄화불소 기제 가스에 의해 더 빨리 식각된다. 이에 따라, 제 2 플라즈마 SiO2막 (106) 만이 선택적으로 거의 식각되어, 제 2 플라즈마 SiO2막 (106) 에 개구부 (121) 가 형성됨으로써, 도 1d에 도시된 구조를 얻는다.
그런 다음, 제 2 플라즈마 SiO2막 (106) 상에 포토레지스트막 (107) 이 잔재하는 상태에서, 산소 기제 가스, 예컨대 O2, CO, CO2등과 같은 산소를 포함하는 가스와, 질소 가스의 혼합가스로 제 2 PAE 막 (105) 을 처리한다. 이러한 처리에서, 잔재하는 포토레지스트막 (107) 도 동시에 제거된다. 또한, PAE 는 유기성분으로만 구성되기 때문에, PAE 는 산소와 질소의 혼합가스에 의해 충분히 식각되어 제거되지만, 플라즈마 SiO2막은 그러한 가스에 의해 완전히 제거되지 않는다. 이에 따라, 식각이 선택적으로 충분하게 증가될 수 있어서, 제 2 PAE 막 (105) 에 개구부가 형성되며 제 1 플라즈마 SiO2막 (104) 은 식각정지막으로서 작용한다. 이러한 공정으로, 도 2a에 도시된 구조를 얻는다. 그리고 나서, 도 2b에 도시된 바와 같이, 제 2 플라즈마 SiO2막 (106) 상에, 먼저 형성된 포토레지스트막 (107) 의 개구부보다 큰 영역의 개구부 (122) 를 갖는 포토레지스트막 (108) 을 포토리소그라피등을 사용하여 형성한다.
다음으로, 마스크로서 포토레지스트막 (108) 을 사용하여, 제 2 플라즈마 SiO2막 (106) 을 탄화불소 기제 가스로 처리한 다음, 상기와 유사한 방식으로 제 2 PAE 막 (105) 을 산소 기제 가스 및 질소 가스의 혼합 가스로 처리한다. 이에 따라, 제 2 PAE 막 (105) 및 제 2 플라즈마 SiO2막 (106) 에 개구부 또는 트렌치 (123) 가 형성된다. 이러한 경우, 미리 형성된 개구부 (121) 의 저부에서, 제 1 플라즈마 SiO2막 (103) 및 제 1 PAE 막 (104) 도 탄화불소 기제 가스에 의한 상술한 방식 및 산소 가제 가스 및 질소의 혼합가스에 의한 공정에 의해 식각된다. 이에 따라, 제 1 플라즈마 SiO2막 (104) 및 제 1 PAE 막 (103) 에 개구 또는 트렌치 (124) 가 형성된다. 잔재하는 포토레지스트막 (108) 은 유기중합체의 처리, 예컨대 산소 기제 가스 및 질소의 혼합가스에 의한 PAE 막의 식각 처리시 동시에 제거된다.
그런 다음, 기판 전면을 에치백함으로써, 트렌치 (124) 의 저면에 노출된 제 1 플라즈마 SiN 막 (102) 의 일부가 식각되어, 도 2c에 도시된 바와 같이, 트렌치 (124) 가 제 1 Cu 막 (101) 에 도달한다. 제 1 플라즈마 SiN 막 (102) 에 개구부를 평탄하게 형성하기 위하여, 제 1 플라즈마 SiN 막 (102) 을 미리 얇게 형성하거나, 제 1 플라즈마 SiO2막 (104) 및 제 2 플라즈마 SiO2막 (106) 을 제 1 플라즈마 SiN 막 (102) 에 대하여 충분히 얇게 미리 형성하는 것이 바람직하다. 이러한 공정 단계에 의해, 유전상수를 갖는 막, 여기서 제 1 PAE 막 (103) 및 제 2 PAE막 (105) 을 이용한 이중 데머신 구조가 도 2c에 도시된 바와 같이 형성된다.
그런 다음, 도 2c에 도시된 구조에서, 표면 전체, 즉 제 2 플라즈마 SiO2막 (106) 의 노출된 상부 및 측표면, 제 2 PAE 막 (105) 의 측표면, 제 1 플라즈마 SiO2막 (104) 의 상부 및 측표면, 제 1 PAE 막 (103) 의 측표면, 제 1 플라즈마 SiN 막 (102) 의 측표면 및 제 1 Cu 막 (101) 의 상부 표면 전체에, 무기절연막으로서 제 3 플라즈마 SiO2막 (109) 을 500Å의 두께로 형성한다. 이에 따라, 도 2d에 도시된 구조를 얻는다.
그리고 나서, 도 3a에 도시된 바와 같이, 측벽부 상에만, 예컨대 제 2 플라즈마 SiO2막 (106) 의 측표면, 제 2 PAE 막 (105) 의 측표면, 제 1 플라즈마 SiO2막 (104) 의 측표면, 제 1 PAE 막 (103) 의 측표면, 및 제 1 플라즈마 SiN 막 (102) 의 측표면 상에만 플라즈마 SiO2막 (109) 이 남도록, 제 3 플라즈마 SiO2막 (109) 을 에치백한다. 그런 다음, 수소분위기로 제 1 Cu 막 (101) 을 노출시켜 산화된 부분을 환원시킨 후, 스퍼터링 방식으로 기판 전면 상에 배리어 금속막 (110) 으로서 비교적 얇게 탄탈륨막을 형성한다. 또한, 트렌치 또는 개구부 (123, 124) 가 제 2 Cu 막 (111) 으로 채워지도록 배리어 금속막 (110) 상에 제 2 Cu 막 (111) 을 스퍼터링 방식으로 형성한 후, 트렌치 또는 개구부 (123, 124) 가 구리로 완전히 채워지도록 기판을 환원 분위기에서 리플로우처리한다. 이에 따라, 도 3b에 도시된 구조를 얻는다. 이러한 경우, 각각의 트렌치 또는 개구부 (123, 124) 와 같은 금속물질이 채워질 공간은 금속물질의 매립을 용이하게 하는 테이퍼 형태를 갖는다. 즉, 트렌치 (123, 124) 를 다른 크기의 개구부를 갖는 2 개의 포토레지스트막 (107, 108) 을 마스크로서 사용하는 식각공정으로 형성하기 때문에, 트렌치 (123) 및 트렌치 (124) 사이에 단차부, 즉 제 1 플라즈마 SiN 막 (102), 제 1 PAE 막 (103), 및 제 1 플라즈마 SiO2막 (104) 을 포함하는 저부 및 제 2 PAE 막 (105) 과 제 2 플라즈마 SiO2막 (106) 을 포함하는 상부가 존재한다. 또한, 금속을 형성하기가 비교적 어려운, 저부에 있는 트렌치 (124) 의 반경 또는 폭은 상부에 있는 트렌치 (123) 의 폭보다 작다. 이에 따라, 어려움 없이 금속물질로 트렌치 (123, 124) 를 평탄하게 채우는 것이 가능하다.
도 3c에 도시된 바와 같이, 제 2 Cu 막 (111) 및 배리어 금속막 (110) 을 제 2 플라즈마 SiO2막 (106) 의 상부 표면이 노출되도록 CMP 방식으로 연마한다. 이에 따라, 트렌치 (123, 124) 에 매립된 제 2 Cu 막 (111) 의 일부가 남겨지고 기판 상에 필수 배선이 형성된 반도체 장치가 제조된다. 도면에 도시되지는 않았지만, 도 3c에 도시된 구조를 갖는 다수개의 데머신 배선 구조가 기판 상에 각각 형성된다.
도 4a 내지 도 4d, 도 5a 내지 도 5d, 및 도 6a 와 도 6b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조공정 동안 얻어진 결과물의 개략적 단면 구조를 나타낸다.
본 실시예에 따른 반도체 장치의 배선 구조는 제 1 실시예에 따른 반도체 장치의 배선구조와 실질적으로 동일하지만, 배선 구조를 구성하는 막의 물질을 부분적으로 변경한다.
즉, 제 1 실시예의 구조에서 제 1 Cu 막 (101), 제 1 플라즈마 SiN 막 (102), 제 1 PAE 막 (103), 제 1 플라즈마 SiO2막 (104), 제 2 PAE 막 (105), 제 2 플라즈마 SiO2막 (106) 및 제 3 플라즈마 SiO2막 (무기절연막; 109) 을, 각각 제 1 Cu 막 (201), 제 1 플라즈마 SiON 막 (202), 제 1 실록산 다공성막 (203), 제 2 플라즈마 SiON 막(204), 제 2 실록산 다공성막 (205), 제 3 플라즈마 SiON 막(206) 및 제 4 플라즈마 SiON 막 (무기절연막; 209) 으로 변경한다. 단지 제 1 Cu 막을 제 1 및 제 2 실시예에서 공통으로 사용한다.
제 2 실시예에 따른 물질로 이루어진 배선구조는 제 1 실시예의 배선 구조 제조 공정과 유사한 방식으로 도 4a 내지 도 4d, 도 5a 내지 도 5d, 및 도 6a 와 도 6b과 같이 제조한다. 제 1 실시예의 제 1 플라즈마 SiN 막 (102) 에 대응하는 제 2 실시예의 제 1 플라즈마 SiON 막 (202) 의 측벽부에 유기절연막을 형성하지 않는다는 점에서, 제 2 실시예에 따른 최종 배선 구조는 제 1 실시예에 따른 배선구조와 다르다.
[예]
제 1 예로서, 상술한 제 2 실시예에 따른 반도체 장치를 이하 언급되는 공정으로 실제적으로 제조하고, 결과의 장치의 성능을 평가한다.
도면에 도시되지 않은 반도체 기판 상에 형성된 절연막 내에 매립된 제 1 Cu 배선 도전체 (201) 상에 제 1 플라즈마 SiON막 (202) 을, 200Å의 두께로 형성한다. 그런 다음, 저유전 상수를 갖는 막인 제 1 실록산 다공성막 (203) 을 제 1 플라즈마 SiON 막 (202) 상에 5,000Å의 두께로 적용한다. 가열판 상에서 300℃의 온도로 5분 동안 기판을 베이크하고, HMDS(hexamethyle disilazane) 분위기에 기판을 노출시켜 소수성처리 (hydrophobic treatment) 를 수행한다. 이에 따라, 도 4a에 도시된 구조를 얻는다. 다음으로, 도 4b에 도시된 바와 같이, 제 1 실록산 다공성막 (203) 상에 제 2 플라즈마 SiON 막 (204) 을 1,000Å의 두께로 형성한다. 또한, 도 4c에 도시된 바와 같이, 제 2 플라즈마 SiON 막 (204) 상에 저유전상수를 갖는 막인 제 2 실록산 다공성막 (205) 을, 제 1 실록산 다공성막 (203) 과 유사하게 5,000Å의 두께로 형성하고, 제 2 실록산 다공성막 (205) 상에 제 3 플라즈마 SiON 막 (206) 을 1,000Å의 두께로 형성한다.
제 3 플라즈마 SiON 막 (206) 상에, 포토리소그라피등을 사용하여 비아홀이 형성되는 부분에 대응하는 개구부를 갖는 포토레지스트막 (207) 을 형성한다. 그런 다음, 마스크로서 포토레지스트막 (207) 을 사용하여, 제 3 플라즈마 SiON 막 (206) 과 제 2 실록산 다공성막 (205) 을 식각하여 개구부 (221)를 형성한다. 실록산 다공성막의 식각속도가 플라즈마 SiON 막의 식각속도보다 크기 때문에, 제 2 플라즈마 SiON 막 (204) 의 부분에서 식각이 용이하게 정지된다. 이에 따라, 도 4d에 도시된 구조를 얻는다.
그런 다음, 산소 가스를 사용하는 비등방성 플라즈마 처리를 이용하여 포토레지스트막 (207) 을 제거하고, 제 3 플라즈마 SiON 막 (206) 상에 트렌치가 형성될 부분에 대응하는 개구부 (222) 를 갖는 포토레지스트막 (208) 을 포토리소그라피등을 사용하여 형성한다. 그리고 나서, 제 2 플라즈마 SiON 막 (204), 제 3 플라즈마 SiON 막 (206), 제 1 실록산 다공성막 (203) 및 제 2 실록산 다공성막 (205) 을 탄화불소 가스를 사용하여 동시에 재식각한다. 실록산 다공성막의 식각속도가 플라즈마 SiON 막의 식각속도보다 크기 때문에, 제 1 플라즈마 SiON 막 (202) 의 부분에서 식각이 용이하게 정지된다. 이에 따라, 개구부 또는 트렌치 (223, 224) 가 형성된다. 그런 다음, 포토레지스트막 (208) 을 상술한 방법과 유사한 방법으로, 산소 가스를 사용하는 비등방성 플라즈마 처리로 제거한다. 이러한 경우, 제 1 Cu 막 (201) 은 노출되지 않기 때문에 산화되지 않는다. 이에 따라, 도 5b에 도시된 구조를 얻는다.
그리고 나서, 도 5c에 도시된 바와 같이, 기판 전면, 즉 제 3 플라즈마 SiON막 (206) 의 상면 및 측면, 제 2 실록산 다공성막 (205) 의 측면, 제 2 플라즈마 SiON 막 (204) 의 상면 및 측면, 제 1 실록산 다공성막 (203) 의 측면 및 제 1 플라즈마 SiON 막 (202) 의 상면에, 무기절연막으로서 제 4 플라즈마 SiON 막 (209) 을 500 Å의 두께로 형성한다. 그런 다음, 도 5d에 도시된 바와 같이, 측벽부, 즉 제 3 플라즈마 SiON 막 (206) 의 측벽표면, 제 2 실록산 다공성막 (205) 의 측벽표면, 제 2 플라즈마 SiON 막 (204) 의 측벽표면 및 제 1 실록산 다공성막 (203)의 측벽표면 상에만 제 4 플라즈마 SiON 막 (209; 무기절연막) 이 남도록, 제 4 플라즈마 SiON 막 (209) 을 에치백한다. 이러한 에치백 공정에서, 제 1 플라즈마 SiON 막 (202) 도 에치백됨으로써, 트렌치 (224) 의 저부에서 제 1 Cu막 (201) 이 노출된다.
도 6a에 도시된 바와 같이, 배리어 금속막 (210) 으로서 비교적 얇은 탄탈륨막을 스퍼터링 방식으로 노출된 표면 전체에 형성한다. 그런 다음, 배리어 금속막 (210) 상에, 스퍼터링 방식으로 Cu 막을 500Å의 두께로 형성한다. 트렌치 (223, 224) 가 제 2 Cu 막 (211) 의 물질로 채워지도록 시드 (seed) 막으로서 Cu 막을 사용하여, 기판전면 상에 도금방식으로 제 2 Cu 막 (211) 을 형성한다. 이에 따라, 도 6a에 도시된 구조를 얻는다. 그리고 나서, 제 2 Cu 막 (211) 및 배리어 금속막 (210) 을 CMP 방식으로 연마하여, 제 3 플라즈마 SiON 막 (206) 을 노출시킨다. 이에 따라, 도 6b에 도시된 바와 같이, Cu 막 (211) 의 일부가 트렌치 (223, 224) 에 남겨지고, 기판 상에 필수 도전체를 갖는 반도체 장치가 제조된다.
비교예 또는 제 2 예로서, 제 4 플라즈마 SiON 막 (209) 을 형성하지 않은 것을 제외하고, 상술한 예와 동일한 공정단계로 비교를 위하여 각각의 배선용 트렌치 측표면 상에 무기절연막을 갖지 않는 반도체 장치를 제조한다.
제 1 예의 반도체 장치 및 비교용 반도체 장치에 동일한 조건하에서 전기를 가할때, 제 1 예의 반도체 장치에서는 어떠한 누설전류도 관찰되지 않는 반면, 비교용, 즉 제 2 예의 반도체 장치에서는 약간의 누설전류가 관찰된다. 2 개의 반도체 장치에 모두 1,000 시간 동안 전기를 가한 후 해제하면, 제 1 예의 반도체 장치에서는 어떠한 크랙도 관찰되지 않는 반면, 비교용 반도체 장치에서는 크랙이 관찰된다.
또한, 제 4 플라즈마 SiON 막 (209; 무기절연막) 을 형성한 상태, 즉 배리어 금속막 (210) 을 형성하기 바로 직전 상태의 제 1 예의 반도체 장치와, 배리어 금속막을 형성하기 바로 직전 상태의 무기절연막을 갖지 않는 비교용 반도체 장치 사이에서, 디게싱 레벨을 측정하고 비교한다. 비교 결과로서, 제 1 예의 반도체 장치에서 관찰된 가스양이 비교용 반도체 장치의 가스양의 약 1/5인 것으로 관찰되었다. 앞서 서술된 제 1 실시예에 따른 반도체 장치는 제 1 예의 반도체 장치와 동일한 장점의 효과를 갖는다는 것을 알 수 있다.
본 발명에 의하면, 금속물질로 절연막 또는 막에 형성된 트렌치 및 개구부를 채움으로써 다수개의 배선 도전체가 기판 상에 형성된 반도체 장치에서, 무기절연막을 트렌치의 측벽부 상에 배치한다. 여기서, 무기절연막의 비유전상수는, 배선구조를 구성하는 다수개의 적층절연막, 즉 트렌치가 형성된 다수개의 적층절연막의 비유전상수 값보다 매우 작고, 무기절연막의 열팽창계수가 다수개의 적층절연막과 배선구조를 구성하는 금속물질 부분의 열팽창계수의 가장 작은값과 가장 큰값 사이에 있는 것이 바람직하다.
이러한 방식으로, 각각의 배선용 트렌치의 측벽부 상에 무기절연막을 제공함으로써, 첫째, 인접 배선 도전체 사이의 유기중합체막 또는 그러한 종류의 막을 통하여 흐르는 누설전류가 차단되고, 인접 배선 도전체 사이의 누설전류가 방지되거나 허용범위내로 유지된다.
둘째, 배선구조를 이루는 다수개의 적층절연막의 각가의 막의 물질이 서로 다르고 막의 각각의 계면에서 필링 또는 접착력 저하가 발생되더라도, 절연막의 열팽창계수의 중간값의 열팽창계수를 갖는 무기절연막에 의해 다수개의 절연막이 그의 측표면에서 감싸지기 때문에, 그러한 필링 또는 접착력 저하를 최소화할 수 있다.
셋째, 무기절연막이 유기중합체 등으로부터 생성되기 쉬운 가스, 유기물 또는 수분을 차단하고, 배선용 트렌치로 그들이 침투하는 것을 방지하므로, 금속물질로 채워진 공간의 보이드 발생을 방지하는 것이 가능하다.
또한, 본 발명에 따른 반도체 장치의 제조방법은 상술한 것과 유사한 장점의 효과를 제공한다. 즉, 방법은 인접 배선 도전체 사이의 누설전류를 방지시킬 수 있고, 절연막 사이의 접착력을 향상시킬 수 있으며, 매립 금속물질 부분에서 어떠한 보이드도 발생되지 않는 반도체 장치를 제공한다.
상기 명세서에서, 본 발명은 특정 실시예에 대해서 설명하였다. 그러나, 본 발명은 이하의 청구항에서 나타내는 바와 같은 본 발명의 범위를 일탈하지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다. 예컨대, 본 발명의 실시예에서는 이중 데머신 배선구조를 설명하였지만, 본 발명은 그러한 구조에 한정되지 않고, 예컨대 단일 데머신 배선 구조, 비아홀 구조, 콘택홀 구조 등에도 적용될 수 있다. 따라서, 명세서 및 도면은 제한적인 예보다 오히려 구체적인 예에 주시되며, 모든 변형은 본 발명의 범위내에 포함된다. 이에 따라, 본 발명은 첨부된 청구항의 범위 내에 모든 변형 및 변경을 포함한다.
상기 본 발명에 의하면, 배선 도전체 사이의 배선용량이 감소되고, 배선 도전체 사이 또는 비아홀 또는 콘택홀 사이의 누설전류가 감소되며, 배선의 필링 및/또는 크랙 발생이 방지됨으로써, 고신뢰성을 갖는 반도체 장치를 얻을 수 있다.
Claims (19)
- 기판;상기 기판 상에 형성되고, 소정의 낮은 비유전 상수를 갖는 절연막을 포함하는 적어도 한층의 절연막;상기 적어도 한층의 절연막에 형성된 적어도 하나의 개구부;상기 개구부의 내부 측벽의 적어도 일 부분 상에 형성되고, 그의 비유전 상수가 상기 소정의 저유전 상수보다 큰 무기절연막; 및상기 적어도 하나의 개구부의 각각을 채우는 금속물질부를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 소정의 저유전 상수는 실리콘 이산화물의 비유전 상수보다 작은 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 수소 실세스퀴옥산, 메틸 실세스퀴옥산, 다유기 실세스퀴옥산, 및 SiO-기제 다공성 물질로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은 유기중합체, 유기 SOG, 무기 SOG 및 폴리실라잔으로 구성된 그룹으로 부터 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 무기절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 실리콘 탄화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 무기절연막의 열팽창계수는상기 적어도 한층의 절연막 및 상기 금속물질부를 구성하는 물질의 각각의 열팽창계수의 최소값보다 크고 최대값보다 작은 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 적어도 한층의 절연막은 다수개의 개구부를 포함하고,상기 무기절연막은 상기 다수개의 개구부 각각의 내부 측벽의 적어도 일부분에 형성된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 적어도 한층의 절연막은소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 적어도 한층의 절연막은소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하고,실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것을 특징으로 하는 반도체 장치.
- 기판을 준비하는 단계;상기 기판 상에 소정의 낮은 비유전상수를 갖는 하나의 절연막을 포함하는 적어도 한층의 절연막을 형성하는 단계;상기 적어도 한층의 절연막 상에 적어도 하나의 개구부를 형성하는 단계;상기 개구부의 내부 측벽의 적어도 일부분 상에, 그의 비유전상수가 상기 소정의 낮은 비유전상수보다 큰 무기절연막을 형성하는 단계; 및상기 적어도 하나의 개구부 각각을 금속물질로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 소정의 낮은 비유전상수는 실리콘 이산화물의 비유전 상수보다 작은 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은유기중합체, 수소 실세스퀴옥산, 메틸 실세스퀴옥산, 다유기 실세스퀴옥산 및 SiO-기제 다공성물질로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 소정의 낮은 비유전 상수를 갖는 상기 절연막은유기중합체, 유기 SOG, 무기 SOG 및 폴리실라잔으로 구성된 그룹으로 부터 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 무기절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 실리콘 탄화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 무기절연막의 열팽창계수는상기 적어도 한층의 절연막 및 상기 금속물질부를 구성하는 물질의 각각의 열팽창계수의 최소값보다 크고 최대값보다 작은 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 적어도 한층의 절연막에 적어도 하나의 개구부를 형성하는 단계에서,다수개의 개구부를 형성하고,상기 개구부의 내부 측벽의 적어도 일부분 상에 상기 무기절연막을 형성하는 단계에서,상기 무기절연막을 상기 다수개의 개구부의 각각의 내부 측벽의 적어도 일부분 상에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 적어도 한층의 절연막은소정의 낮은 비유전상수를 갖는 상기 절연막을 구비하는 다수개의 절연막을 포함하는 적층구조를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 적어도 한층의 절연막은소정의 낮은 비유전상수를 갖는 상기 절연막을 포함하고,실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택되는 적어도 하나의 물질로 이루어진 막을 포함하는 다수개의 절연막을 포함하는 적층구조를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서,상기 개구부의 내부 측벽의 적어도 일 부분 상에 무기절연막을 형성하는 단계는상기 개구분의 내부 표면 상부 및 상기 적어도 한층의 절연막의 최상 표면 상에 상기 무기절연막을 형성하는 단계 및,상기 개구부의 내부 측벽 이외의 상기 무기절연막의 일부가 제거되도록 상기 무기절연막을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP99-099717 | 1999-04-07 | ||
| JP11099717A JP2000294634A (ja) | 1999-04-07 | 1999-04-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010014693A true KR20010014693A (ko) | 2001-02-26 |
| KR100382376B1 KR100382376B1 (ko) | 2003-05-01 |
Family
ID=14254838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0017933A KR100382376B1 (ko) | 1999-04-07 | 2000-04-06 | 반도체 장치 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000294634A (ko) |
| KR (1) | KR100382376B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396889B1 (ko) * | 2001-03-08 | 2003-09-03 | 삼성전자주식회사 | 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 |
| KR100568100B1 (ko) * | 2001-03-05 | 2006-04-05 | 삼성전자주식회사 | 트렌치형 소자 분리막 형성 방법 |
| KR100896460B1 (ko) * | 2002-12-30 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체소자의 구리배선 형성방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3648480B2 (ja) | 2001-12-26 | 2005-05-18 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3615205B2 (ja) | 2002-07-01 | 2005-02-02 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JP3676784B2 (ja) | 2003-01-28 | 2005-07-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN101217136B (zh) * | 2003-05-29 | 2011-03-02 | 日本电气株式会社 | 布线结构及其制造方法 |
| JP4492947B2 (ja) | 2004-07-23 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4903373B2 (ja) | 2004-09-02 | 2012-03-28 | ローム株式会社 | 半導体装置の製造方法 |
| JP4903374B2 (ja) * | 2004-09-02 | 2012-03-28 | ローム株式会社 | 半導体装置の製造方法 |
| JP4878434B2 (ja) * | 2004-09-22 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100632620B1 (ko) * | 2005-04-22 | 2006-10-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| JP4965830B2 (ja) | 2005-08-12 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7999391B2 (en) | 2006-02-06 | 2011-08-16 | Nec Corporation | Multilayered wiring structure, and method for manufacturing multilayered wiring |
| JP4741965B2 (ja) | 2006-03-23 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2008258431A (ja) | 2007-04-05 | 2008-10-23 | Toshiba Corp | 半導体装置、およびその製造方法 |
| JP5331443B2 (ja) * | 2008-10-29 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2010287831A (ja) * | 2009-06-15 | 2010-12-24 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN102412192A (zh) * | 2011-05-23 | 2012-04-11 | 上海华力微电子有限公司 | 一种用于金属互连侧壁修补的工艺方法 |
| JP2015072998A (ja) * | 2013-10-02 | 2015-04-16 | 富士通株式会社 | 強誘電体メモリ及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154621A (ja) * | 1997-08-07 | 1999-02-26 | Sony Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-04-07 JP JP11099717A patent/JP2000294634A/ja active Pending
-
2000
- 2000-04-06 KR KR10-2000-0017933A patent/KR100382376B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568100B1 (ko) * | 2001-03-05 | 2006-04-05 | 삼성전자주식회사 | 트렌치형 소자 분리막 형성 방법 |
| KR100396889B1 (ko) * | 2001-03-08 | 2003-09-03 | 삼성전자주식회사 | 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 |
| KR100896460B1 (ko) * | 2002-12-30 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체소자의 구리배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000294634A (ja) | 2000-10-20 |
| KR100382376B1 (ko) | 2003-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100382376B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| US6479391B2 (en) | Method for making a dual damascene interconnect using a multilayer hard mask | |
| KR100334474B1 (ko) | 트렌치 분리 구조체의 형성 방법 | |
| US7285474B2 (en) | Air-gap insulated interconnections | |
| EP1064674B1 (en) | A method of manufacturing an electronic device comprising two layers of organic-containing material | |
| TWI260684B (en) | Method of manufacturing semiconductor device | |
| EP0657925B1 (en) | Planarization technique for an integrated circuit | |
| US7041571B2 (en) | Air gap interconnect structure and method of manufacture | |
| KR100494955B1 (ko) | 유동성희생산화물을이용하는이중다마신법을사용한다층동일평면금속/절연체막형성방법 | |
| US5665657A (en) | Spin-on-glass partial etchback planarization process | |
| EP0667036A1 (en) | Chip interconnection having a breathable etch stop layer | |
| JP2003332418A (ja) | 半導体装置及びその製造方法 | |
| KR980012470A (ko) | 집적 회로에서의 저 캐패시턴스 구조를 위한 수소 실세스키옥산 박막 | |
| KR20020042274A (ko) | 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치 | |
| US6774031B2 (en) | Method of forming dual-damascene structure | |
| JP3887175B2 (ja) | 半導体装置及びその製造方法 | |
| US20030235979A1 (en) | Electric device and method for fabricating the same | |
| KR20040055596A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6413438B1 (en) | Method of forming via hole by dry etching | |
| JP2004006708A (ja) | 半導体装置の製造方法 | |
| KR20050086301A (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100909175B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| KR100512051B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100483838B1 (ko) | 금속배선의 듀얼 다마신 방법 | |
| US6750544B1 (en) | Metallization system for use in a semiconductor component |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |