KR980012470A - 집적 회로에서의 저 캐패시턴스 구조를 위한 수소 실세스키옥산 박막 - Google Patents

집적 회로에서의 저 캐패시턴스 구조를 위한 수소 실세스키옥산 박막 Download PDF

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KR980012470A
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KR
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layer
hsq
substrate
hydrogen silsesquioxane
sio
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KR1019970035793A
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신푸 젱
켈리 제이. 테일러
아미타바 채터지
Original Assignee
윌리엄 비. 켐플리
텍사스 인스트루먼츠 인코포레이티드
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Publication date
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Abstract

본 발명은 집적 회로 구조 및 공정, 특히 다층의 상호접속 배선들을 요구하는 집적 회로 구조 및 공정으로 HSQ를 통합시키기 위한 향상된 방법을 제공하는 것이다. 양호한 실시예에서, 상호접속 배선들(14)은 먼저 기판 상에서 패턴화되고 에칭된다. 수소 실세스키옥산(HSQ)(18)과 같은 저 k 재료가 웨이퍼의 표면에 걸쳐 스핀-코팅되어 상호접속 배선들 사이의 영역들을 채운다. SiO2(20)와 같은 덮개층이 저 k 재료의 상부에 도포된다. 그 다음에 두꺼운 SiO2평탄화층(22)이 도포되어 평탄화된다. 다른 실시예에서, HSQ 및 SiO2공정 단계들은 다층의 HSQ를 이루기 위해 반복될 수 있다.

Description

집적 회로에서의 저 캐패시턴스 구조를 위한 수소 실세스키옥산 박막
본 발명은 일반적으로 집적 회로에서 밀접하게 배치된 배선들 간의 캐패시턴스 또는 실리콘 트랜치 아이솔레이션에서의 캐패시턴스를 감소시키는 방법 및 구조에 관한 것이다. 특히, 본 발명은 수소 실세스키옥산(Hydrogen Silsequioxane : HSQ) 박막의 경화 동안에 균열(crack)을 억제하여 고온 처리에 대한 면역성을 얻고 유공률(porosity)을 증가시키며 HSQ의 유전 상수를 감소시키는 방법에 관한 것이다.
집적 회로는 매우 좁은 간격의 상호접속 배선들을 더욱 더 요구해서 디바이스 상에 다양한 회로들을 상호 접속시키도록 7층과 같은 다층의 금속 배선을 필요로 한다. 더 좁은 간격은 인접한 배선들 사이에 캐패시턴스를 증가시키므로, 디바이스의 구조가 축소됨으로써 높은 밀도는 캐패시턴스를 증가시키고 인접한 배선들 사이의 혼선은 많은 문제점을 발생시킨다. 그러므로, 저 유전 상수의 재료를 사용하여 이 경향을 상쇄시키고 이로써 좁은 간격의 배선들 사이의 캐패시턴스를 낮추는 것이 더욱 바람직하다.
배선 캐패시턴스는 금속 배선 내에 분포된 양이지만, 배선-기판 혹은 배선-접지 캐패시턴스인 두 개의 성분이 지배적이다. 0.25 미크론 설계 규칙의 초 대규모 집적 회로 혹은 그 이상의 집적 회로에서, 성능은 배선의 RC 지연에 의해 지배되며, 배선-배선 캐패시턴스는 총 캐패시턴스의 주요 인자이다.예를 들면, 폭/간격이 0.3 미크론 이하일 때, 층간 캐패시턴스가 매우 작아서 총 캐패시턴스는 총 상호접속 캐패시턴스의 90% 이상을 구성하는 배선-배선 캐패시턴스에 의해 지배된다는 것을 이론적인 모델링을 통해 알 수 있다. 그러므로, 배선-배선 캐패시턴스의 감소만으로 총 캐패시턴스의 대량 감소를 제공할 수 있다.
종래 기술의 층간 금속간 유전체는 일반적으로 약 4.0의 유전 상수를 갖는 SiO2이다. 상기의 재료는 저 유전 상수의 재료로 대체하는 것이 바람직하다. 저 유전율 또는 저 k는 약 3.5 이하, 및 바람직하게는 3이하, 가장 바람직하게 약 2이하의 유전 상수를 갖는 재료를 의미한다. 불행히도, 저 유전 상수를 갖는 재료들은 기존 집적 회로 구조 및 공정에 통합하기가 어려운 특성을 갖는다. 폴리실세스키옥산, 파릴렌(parylene), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobu tene) 및 비정질 테프론(amorphous Teflon)등의 많은 중합 재료들은 저 유전 상수(저 유전율)를 갖는다. 다른 양호한 재료들은 보편적으로 테트라에톡실레인(TEOS) 원료 용해제의 겔화로 제작된 에어로겔(Aerogel) 혹은 크세로겔(Xerogel)이다. SiO2에 비해, 상기의 양호한 저 k 재료들은 보착성, 큰 열팽창 계수 및 불안정한 응력 레벨을 갖는다. 이러한 특성 때문에, 집적 회로 공정 혹은 구조에서 SiO2에 대한 단독 대체물로서 중합체 혹은 다른 저 유전율 재료들의 사용은 매우 문제가 있다.
본 출원인에 의해, 앞서 출원된 SN 60/013,866 (TI-21880)는 HSQ와 다른 저 유전 상수 재료들을 통합하기 위한 방법 및 구조를 개시하고 있다. 상기 출원은 저 k 재료 및 보편적인 유전체의 교호(alternating)층으로된 다층 유전체 스택(stack)의 제작을 개시하고 있다. 더 연약한 저 k 재료는 저 k막의 층들 사이에 삽입된 안정화층에 의해 강도가 주어진다.
또 다른 선행 출원으로서, SN 60/(TI-19738)은 HSQ를 메사(mesa) 아이솔레이션 구조로 통합하기 위한 방법 및 구조를 개시하고 있다.
본 발명은 상기 논의된 바의 바람직하지 않은 특성들을 가질 수 있는 저 유전 상수 재료들을 집적 회로 구조 및 공정, 특히 다층의 상호접속 배선을 요하는 집적 회로 구조 및 공정에 통합하기 위한 향상된 방법을 제공한다. 본 발명은 특히 수소 실세스키옥산(HSQ)과 같은 저 k막의 기계적 강도 및 파괴 저항을 향상시키는 것에 관한 것이다. HSQ의 균열은 경화 온도, 경화 분위기(ambient), 경화전의 설정 시간, 및 막 두께등과 같은 인자에 의해 영향을 받을 수 있다는 것이 밝혀졌다. 이러한 조건들을 제어하는 것에 의해 균열을 억제할 수 있다. 본 발명은 실질적으로 균열이 발생하지 않는 더 강력한 제조 공정 및 더 두꺼운 HSQ층들을 이루기 위해 종래 기술의 방법들에서의 공정 단계들을 재배열함으로써 HSQ의 균열을 더 감소시키는 방법이다. 일반적으로, 본 발명의 공정은 경화 전에 HSQ의 상부에 투과성이 있고 기계적으로 안정한 박막을 코팅하는 것이다.
양호한 실시예에서, 상호접속 배선들은 먼저 패턴화되고 에칭된다. 수소 실세스키옥산(HSQ)과 같은 저 k 재료는 상호접속 배선들 사이의 영역들을 채우도록 웨이퍼의 표면을 따라 스핀-코팅된다. HSQ는 종래 기술의 구조에서보다 유리하게 더 두껍게 될 수 있다. 그 다음, SiO2와 같은 유전체 안정화 덮개층이 그 다음 HSQ의 상부에 도포된다. 그 다음, HSQ는 가열된 플레이트 상에서 가열되어 경화된다. 그 다음 두꺼운 SiO2평탄화층이 사용되어 평탄화될 수 있다. 다른 실시예들에서, HSQ 및 SiO2공정 단계들은 다층의 HSQ를 이루기 위해 반복될 수 있다.
본 발명의 장점은 기존의 HSQ 공정들에 비해 부가적인 공정 단계들이 더해지지 않는 것이다. 공정 단계들은 기본적으로 순서에 따라 재배열되므로, 새로운 공정의 부가되는 이익에 대한 부대 비용이 없다.
본 발명의 부가적인 장점은 HSQ 도포에 수반하여 고온(＞450 셀시우스) 공정이 사용될 수 있다는 것이다. 예를 들면, 산화막 고밀도화 및 리플로우와 같은 고온 확산로(furnace) 경화는 유전체의 질을 향상시킬 수 있게 한다.
더욱이, 필요하다면, HSQ는 덮개층에 의해 플라즈마로부터 보호되므로, 산소 플라즈마 애싱(ashing)이 손상없이 사용될 수 있다. 또한, 본 발명은 상기 참조된 출원들의 방법들과 조합될 수 있다.
제1도는 본 발명의 양호한 실시예의 단면도.
제2a도는 - c는 제1도의 양호한 실시예를 제조하는 단계들을 도시한 도면.
제3도는 다층의 상호접속 배선들을 구비한 본 발명의 양호한 실시예의 단면도.
제4도는 트랜치 아이솔레이션에서 덮개가 덮힌 HSQ층을 사용한 본 발명의 또다른 양호한 실시예의 단면도.
제5도는 다수 유전체층에 HSQ를 사용한 본 발명의 부가적인 양호한 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 유전체층
14 : 배선 16 : 비아 및 플러그
20 : 안정화 덮개층 22 : 층간 금속 유전체층
26 : 필드 두께 28 : HSQ
본 발명의 신규한 특징으로 여겨지는 특성이 첨부된 특허 청구 범위에 나타나 있다. 그러나, 본 발명의 다른 특성들 및 장점들은 첨부된 도면과 함께 상세한 설명을 참조하는 것으로써 잘 이해될 것이다.
본 발명의 양호한 실시예들은 여러 도면들에서 동일하고 대응하는 부분들에는 동일한 참조부호가 사용된 도 1-4의 도면을 참조함으로써 잘 이해될 것이다.
본 발명의 양호한 실시예를 도시한 도 1을 참조하면, HSQ(18)는 반도체 기판(10) 상의 상호접속 배선들(14)사이에 증착된다. HSQ는 본 기술 분야에 공지되고 상기 참조된 출원의 여러 방법들중 하나로써 도포될 수 있다. 박막 유전체 덮개층 혹은 안정화층(20)이 HSQ층을 덮는다. 덮개층 다음에 부가적인 저 k 재료층들이 뒤따를 것이다. 그 다음에 층간 금속 영역은 평탄화된 층간 금속 유전체층(22)으로써 완성될 수 있다.
도 2a - 2c를 참조하면, 도 1에 완성된 구조가 도시되어 있는 본 발명의 실시예를 형성하기 위한 단계들이 순서대로 도시되어 있다. 도 2a는 유전체층(12)로 덮힌 반도체 기판(10)을 도시하고 있다. 본 발명의 도시된 실시예는 집적 회로 상의 상호접속 배선들 사이의 캐패시턴스를 감소시킨다. 상기의 상호접속 배선들은 보편적으로 실리콘 결정과 같은 반도체 재료의 웨이퍼의 표면 상에 제작된 능동 디바이스들의 상부 위에 위치되므로, 반도체 기판(10)은 보통 반도체 디바이스의 능동 구성요소들을 구성하는 다양한 반도체 재료들의 여러 층들을 포함한다. 간소화를 위해서, 상기의 층들과 디바이스들의 도시는 생략한다. 유전체층(12)은 그
아래 층들의 구성요소들 혹은 다른 재료들로부터 금속 상호접속 배선들(14)을 절연하기에 적당한 임의의 재료일 수 있으며 반도체 기판(10)과 일체로서 도시될 수 있다.
상호접속 배선들은 바람직하게 평면 유전체층(12) 상에 알루미늄층을 증착하는 것에 의해 형성된다. 알루미늄은 레지스트로 마스크될 수 있으며, 본 기술 분야의 공지된 여러 방법들중 하나로써 패턴화되고 에칭될 수 있다. 이러한 공정은 도 2a에 도시된 바의 금속 접속 배선들(14)로서 종료된다. 본 발명의 방법은 높은 가로 세로 비율의 금속을 사용을 고려하여, 상호접속 금속의 두께는 폭보다 더 크게 된다. 높은 가로 세로 비율의 상호 접속 배선은 고밀도 회로에서 좁은 간격을 유지할 때 배선 저항을 감소시키는데 유용하다. 상호접속 배선들과 아래의 회로 사이의 접속은 비아(via)와 플러그(plug)(16)에 의해 표시된다. 비아들의 수와 위치는 하부(underlying) 회로 설계에 의해 결정된다.
도 2b는 웨이퍼의 표면 상의 상호접속들(14) 사이에 도포된 HSQ(18)를 도시한다.
HSQ(18)는 도 2b에 도시된 금속 상호접속 배선들(14) 사이의 경계 영역들을 채우기 위해 충분한 두께에서 스핀-코팅에 의해 바람직하게 도포된다. 양호한 재료는 약 3 이하의 유전 상수를 갖는 폴리 수소 실세스키옥산이다. 이 재료는 다우코닝(Dow-Corning)에 의해 제조되어 상품명 FOX로 판매되고, 또한 어라이드 시그널(Allied Signal)에 의해 제조되어 상품명 HSSO로 판매되고 있다. 그 다음 HSQ는 스핀-코터(spin-coater) 상의 가열판 베이크(bake)에 의해 약 300℃에서 양호하게 부분적으로 경화된다.
HSQ(18)에 도 2c에 도시된 바와 같이 안정화 덮개층(20)이 뒤따른다. 덮개층은 핵형성과 미세한 균열의 전파(propagation) 방지를 돕고, O2와 H2O 확산로 경화를 가능하게 하며, 균열 없이 HSQ층들을 두껍게 하고, 평탄화를 향상시킨다.
덮개층의 두께는 HSQ의 강도와 두께에 따라 최적화된다. 덮개층은 조밀한 플라즈마 Sio2,플라즈마 Si3N4, 불화 Sio2혹은 다른 적당한 유전체일 수 있다. 플라즈마 화학적 기상 증착된 Sio2덮개층은 비아 에칭에 사용된 CF계 화학작용을 사용하기 때문에 바람직하다.덮게층의 두께는 약 1,000-3,000Å이 바람직하고, 약 2000Å이 가장 바람직하다.
덮개층(20)의 도포 후에 HSQ가 경화된다. 덮개층은 핵형성과 미세한 균열의 전파 방지를 돕고, O2와 H2O 확산로 경화를 가능하게 하며,균열 없이 HSQ층들을두껍게 하고,평탄화를 향상시킨다.
덮개층(20)에 평탄화를 위해 약 16,000Å 두께의 SiO2 층간 유전체가 뒤따른다. 층간 유전체의 평탄화 후, 구조는 도 1에 도시된 바와 같다. 양호한 실시예에서, 층간 유전체는 플라즈마 화확적 기상 증착(PECVD)에 의해 증착되고 화학적 기계적 폴리싱(policshing : CMP)에 의해 평탄화된 SiO2이다. 다음에서 더 논의되는 바와 같이, 본 발명은 보편적인 유전 재료들 사이에 저 유전 재료를 위치시키는 것에 의해 SiO2와 저 유전 상수 재료들의 장점들을 결합시킨다. SiO2혹은 다른 적당한 유전체에 의해서 구조적인 안잔성, 접착성, 열 전도도등이 향상된다.
본 발명의 방법은 한 층이 다른 층 위에 쌓인 다층의 상호접속 배선들을 형성하도록 반복될 수 있다. 보편적으로 다층 상호접속 배선들을 한 층에서 다음 층으로의 비아들 및 접촉들(16)을 필요로 할 것이다. 상기의 비아들은 대개 본 기술 분야에 널리 공지된 방법으로 층간 유전테가 도포되고 평탄화된 후에 만들어질 것이다.
도 3은 라이너(liner)층(24)을 또한 도시하고 있다. 라이너층(24)은 상호접속 배선들(14)과 HSQ의 접속을 유지하도록 사용될 수 있다. 라이너층은 CVD 실리콘 산화물과 같은 에칭 차단 혹은 보호 오버코트(overcoat)층일 수 있다. 그 다음 HSQ 재료는 라이너층 위의 웨이퍼의 표면 위에 회전된다.
도 1에 도시된 구조는 층에 기술의 구조와 유사하지만, 중요한 특징이 표시되어 있다. 본 발명의 방법은 이전에 가능했던 것보다 더 두꺼운 HSQ의 도포를 가능하게 한다. 증가된 두께는 금속 상호접속 층들 사이에 더 많은 저 유전 상수 재료를 가짐으로써 상호접속 캐패시턴스를 감소시킬 수 있고, 또한 상기의 금속층 상의 상호접속 배선들 사이의 프린징(fringing) 캐패시턴스를 감소시킬 수 있다. 종래 기술의 방법을 사용한 종래 기술의 구조에서, 최대 평면 필드 두께(26)는 약 4,000Å이고 상호접속 배선 위의 최대 HSQ(28)는 약 1,000Å이다. 종래 기술의 방법을 사용하여, 상기의 최대로 도포된 HSQ는 상당한 균열의 문제점을 갖는다. 본 발명의 실시에는 4,000Å 이상의 필드 두께(26)와 1,000Å 이상의 상호접속 배선 위의 HSQ(28)를 포함한다.
본 발명의 또다른 실시예가 도 4에 도시되어 있다. 본 실시예는 본 발명의 발명을 S/N 60/ (TI-19738)의 구조에 응용한다. 이 응용은 고온 저항성 트랜치 라필(refill)을 제공하기 위해 HSQ가 아이솔레이션 트랜치들 내에 위치된 구조를 개시한다. 확산로 경화 이전에 덮개층의 HSQ로의 도포는 상기의 구조에서 유리하는 것이 발전된다. 특히, 덮개층은 불리한 효과없이 보다 두꺼운 HSQ층들을 가능하게 하며, 가능한 층 두께를 1㎛ 이상 증가시킨다. 덮개층은 또한 HSQ의 O2 및 H2O 확산로 경화를 가능하게 하여 HSQ층의 축소를 감소시킨다.
도 4에 도시된 바와 같이, 실리콘 기판(10)은 아이솔레이션 트랜치(30)를 구비하여 트랜지스터들(32)과 같은 인접한 능동 디바이스들을 분리시킨다. 질화물 덮개(22)는 트랜치 형성 체칭을 위한 하드마스크(hardmask)이고 산화물 평탄화를 위한 CMP 차단물이다. 그 다음에 기판의 표면은 바람직하게 HSQ(18)로 스핀-코팅된다. 그 다음에 HSQ(18)는 스핀-코터 상의 가열판 배이크에 의해 바람직하게 부분적으로 경화된다. 바람직하게 PETEOS인, 덜개층(20)이 상기 논의된 바와 같이 도포된다. 덮개층이 도포된 후에, HSQ는 N2, O2에서 1050℃혹은 H2O에서 850℃인 온도로 안전하게 확산로 경화될 수 있다. 확산로 경화는 바람직하게 15-100분동안 가장 바람직하게는 약 30분동안 지속된다.
본 발명의 부가적인 실시예가 도 5에 도시되어 있다. 본 실시예는 다수 금속 유전층에 HSQ층을 사용한다. 도 5에 도시된 바와 같이, 실리콘 기판(10)은 하나 혹은 그 이상의 게이트들(34)을 구비한다. 게이트들은 인접한 능동 디바이스들을 분리하기 위한 아이솔레이션 트랜치들(30)을 포함한다. 그 다음에 HSQ(18)는 스핀-코터상의 가열판 배이크에 의해 바람직하게 부분적으로 경화된다. 바람직하게 PETEOS인 덮개층(20)은 상기 논의된 바와 같이 도포된다. 덮개층이 도포된 후에, HSQ는 N2, O2에서 1050℃ 혹은 H2O에서 850℃인 온도로 안전하게 확산로 경화될 수 있다. 확산로 경화는 바람직하게 15-100분동안 가장 바람직하게는 약 30분동안 지속된다. 본 실시예는 상기 기술된 다른 실시예들과 결합하여 사용될 수 있다.
본 발명은 또한 상기 지정된 이전 출원들에 개시된 구조들 및 기술들과 결합하여 안정화층의 사용을 고려한다. 다음의 표1은 몇가지 실시예들과 도면들의 개요를 제공한다.
[표 1]
본 발명이 도시된 실시예들을 참조로 설명하였으나, 이 설명은 제한하려는 의도는 아니다. 본 기술 분야에 숙련된 자는 상기의 설명을 참조함으로써 본 발명의 다른 실시예들뿐만 아니라 도시된 실시예들의 다양한 변경 및 결합을 명백히 이해할 것이다. 그러므로 첨부된 특히 청구 범위는 이러한 임의의 변경 혹은 실시예들을 포함할 것을 의도로 한다.

Claims (15)

  1. 마이크로 전자 구조를 형성하는 방법에 있어서, (a) 반도체 기판을 제공하는 단계; (b) 상기 기판 상부에 수소 실세스키옥산(Hydrogen Silisespuioxance : HSQ)을 도포하는 단계; (c) 상기 수소 실세스키옥산층 상부에 덮개층(capping layer)을 도포하는 단계; (d) 상기 수소 실세스키옥산층을 확산로(furnace)에서 경화(curing)시키는 단계를 포함하는 마이크로 전자 구조 형성 방법.
  2. 마이크로 전자 구조를 형성하는 방법에 있어서, (a) 금속 상호접속 배선들(metal interconnects)을 구비한 반도체 기판을 제공하는 단계; (b) 상기 기판 상의 상기 배선들 상부에 수소 실세스키옥산층을 도포하는 단계; (c) 상기 수소 실세스키옥산층 상부에 덮개층을 도포하는 단계; (d) 상기 수소 실세스키옥산층을 확산로에서 경화시키는 단계를 포함하는 마이크로 전자 구조 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 수소 실세스키옥산층은 상기 기판 상의 상호접속 배선들 사이에 도포되는 마이크로 전자 구조 형성 방법.
  4. 제3항에 있어서, 상기 수소 실세스키옥산을 도포시키기 전에 상기 도전성 상호접속 배선들 상부에 라이너(liner)층을 제공받는 부가적인 단계를 더 포함하는 마이크로 전자 구조 형성 방법.
  5. 제1항 또는 제2항에 있어서, 상기 수소 실세스키옥산은 상기 기판 상의 이아솔레이션 트랜치들(isolation trenches)내의 도포되는 마이크로 전자 구조 형성 방법.
  6. 제1항 또는 제2항에 있어서, 상기 덮개층은 SiO2및 Si3N4및 불화(fluori nated) SiO2로 이루어진 그룹으로부터 선택되는 마이크로 전자 구조 형성 방법.
  7. 제1항 또는 제2항에 있어서, 상기 확산로 경화는 CxHy,CxFy,N2O2, H2O 및 포밍 가스(Forming Gas)(H2와 N2의 혼합 가스)로 이루어진 그룹으로 선택괸 가스 분위기(ambient)에서 이루어지는 마이크로 전자 구조 형성 방법.
  8. 제7항에 있어서, 상기 확산로 경화는 400℃ 이상의 온도에서 이루어지는 마이크로 전자 구조 형성 방법.
  9. 제7항에 있어서, 상기 확산로 경화는 800℃ 이상의 온도에서 이루어지는 마이크로 전자 구조 형성 방법.
  10. 제1항 또는 제2항에 있어서, 증착 이후에 상기 제2 유전체를 평탄화한 후 단계들 (a) - (d)를 반복하여 다층 배선 구조를 형성하는 부가적인 단계를 포함하는 마이크로 전자 구조 형성 방법.
  11. 마이크로 전자 구조에 있어서, (a) 반도체 기판; 및 (b) 상기 기판 상부에 도포되고 실질적으로 균열이 없도록 경화된 약 4,000Å 이상의 두께의 수소 실세스캐옥산층을 포함하는 마이크로 전자 구조.
  12. 제11항에 있어서, 상기 실세스캐옥산층은 상기 기판 상의 상호접속 배선들 사이에 도포되는 마이크로 전자 구조.
  13. 제11항에 있어서, 상기 수소 실세스캐옥산층은 상기 기판 상의 아이솔레이션 트랜치들 내에 도포되는 마이크로 전자 구조.
  14. 제11항에 있어서, 상기 덮개층은 SiO2및 Si3N4및 불화 SiO2의 그룹으로부터 선택되는 마이크로 전자 구조.
  15. 제11항에 있어서, 상기 수소 실세스캐옥산층은 상기 반도체 기판 상의 다층 금속 유전체로서 디바이스 게이트를 상부에 도포되는 마이크로 전자 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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