KR100702122B1 - 반도체 기판 상에 금속 층간 절연층을 형성하는 방법 - Google Patents

반도체 기판 상에 금속 층간 절연층을 형성하는 방법 Download PDF

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Abstract

본 발명은 플랫존(flat zone)을 가지는 웨이퍼 상에 수소실세스퀴옥산(HSQ)의 층을 도포하고, 수소실세스퀴옥산층을 도포하기 이전에 웨이퍼 상에 하부 배선을 형성하되 플랫존에서의 수소실세스퀴옥산층 부분이 하부 배선을 위한 층 상에 도포되게 웨이퍼의 플랫존의 가장자리까지 하부 배선을 위한 층이 연장되게 한다. 웨이퍼를 후면 린스(BR) 및 앞면의 에지 비드 린스(EBR)하고 수소실세스퀴옥산층을 큐어링(curing)하여 반도체 기판 상에 금속 층간 절연층을 형성하는 방법을 제시한다.
IMD, HSQ, 크랙, 파티클, WEE

Description

반도체 기판 상에 금속 층간 절연층을 형성하는 방법{Method for forming inter metal dielectric layer on semiconductor substrate}
도 1a 내지 도 1c는 종래의 수소실세스퀴옥산(HSQ) 절연층 형성 시 비드(bead) 발생을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 2a 및 도 2b는 종래의 수소실세스퀴옥산(HSQ) 절연층 형성 시 비드(bead)에 의한 크랙(crack) 발생을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 3a는 수소실세스퀴옥산(HSQ)층의 큐어(cure) 온도 및 두께에 따른 Si-H/ Si-O의 비율 변화를 설명하기 위해서 개략적으로 도시한 그래프이다.
도 3b는 수소실세스퀴옥산(HSQ)의 Si-H/ Si-O의 비율 변화에 따른 경도 변화를 설명하기 위해서 개략적으로 도시한 그래프이다.
도 3c는 수소실세스퀴옥산(HSQ)의 Si-H/ Si-O의 비율 변화에 따른 열팽창 계수 변화를 설명하기 위해서 개략적으로 도시한 그래프이다.
도 4는 종래의 수소실세스퀴옥산(HSQ) 절연층 형성 시 플랫존의 웨이퍼 가장자리 노출(WEE)에 의한 국부적 두께 증가를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 기판 상에 금속 층간 절연층을 형성 하는 방법을 설명하기 위해서 개략적으로 도시한 공정 흐름도이다.
도 6은 본 발명의 실시예에 따른 반도체 기판 상에 수소실세스퀴옥산(HSQ)층을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 반도체 기판 상에 금속 층간 절연층을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
본 발명은 반도체 제조에 관한 것으로, 보다 상세하게는, 스핀 온(spin on) 방식으로 반도체 기판 상에 금속 층간 절연층(inter metal dielectric layer)을 형성하는 방법에 관한 것이다.
현재 고속화 및 고집적화 추세의 반도체 소자에서 금속 층간 절연 물질로, 갭 채움(gap-fill) 및 평탄화를 위하여 스핀 온 방식의 수소실세스퀴옥산(HSQ: Hydrogen SilsesQuioxane) 물질을 사용하고 있다. HSQ를 이용한 절연층 형성 공정 시 스핀 온 방식의 코팅(coating) 장비에서, 웨이퍼(wafer)의 플랫존(flat zone) 부분의 비드(bead)를 충분히 제거하지 못하여 HSQ층에 크랙(crack)이 발생하고, 이러한 크랙에 의해 HSQ 성분의 파티클(particle)이 발생하고 있다.
도 1a 내지 도 1c는 종래의 수소실세스퀴옥산(HSQ) 절연층 형성 시 비드(bead) 발생을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1a에 도시한 바와 같이, 스핀 온 방식으로 HSQ층을 웨이퍼(10) 상에 도포한 후, 웨이퍼(10)의 후면(back side: 11)을 세정 린스하는 후면 린스(BR: Back side Rinse) 과정이 수행되고 있다.
그리고, 도 1b에 도시한 바와 같이, 웨이퍼(10)의 앞면(front side: 13)에는 에지 비드 린스(EBR: Edge Bead Rinse)가 수행되어 앞면에 발생될 수 있는 비드를 제거하고 있다. 스핀 온 방식의 코팅 장비에서 화학액의 분사(chemical dispense)를 포함하는 도포 과정을 수행한 후, 스핀에 의해서 발생하는 비드를 제거하기 위해 이러한 BR과 함께 EBR을 수행하고 있다.
그런데, 웨이퍼(10)가 도 1b에 제시된 바와 같이 플랫존을 가지는 형태이면, 웨이퍼(10) 내의 네트 다이(net die)에 영향을 주지 않는 범위에서 EBR을 수행하여야 한다. 즉, EBR 범위가 매우 협소해지게 되며, 실질적으로 플랫존 지역에는 린스가 미치지 못하게 된다.
따라서, 도 1c에 제시된 바와 같이 후면 린스(BR)에 의한 비드(20)가 제거되기가 어렵다. 특히, BR에 의해 플랫존 지역의 앞면(13)에 발생된 비드(20)에까지 EBR이 미치지 못하여 플랫존에서는 비드(20)가 잔존할 수 있다.
HSQ 물질은 실리콘-수소 결합(Si-H)과 실리콘-산소 결합(Si-O)을 포함하여 구성되는 데, HSQ 도포 후의 후속 열공정 조건이나 두께에 따라 Si-H와 Si-O의 비율이 변화되고, Si-H와 Si-O의 비율에 따라 HSQ층의 경도(hardness) 및 열팽창 계수가 변하게 된다. 이러한 두께 차이에 따른 열팽창 계수 변화는 실질적으로 크랙 발생의 원인이 되게 된다.
도 1a 내지 도 1c를 참조하여 설명한 바와 같이, 웨이퍼(10) 전면(13)의 플랫존에서의 비드(20) 발생은, 웨이퍼(10) 상에 도포된 HSQ층이 이러한 플랫존에서 상대적으로 두꺼운 두께를 가지게 됨을 의미한다.
도 2a 및 도 2b는 종래의 수소실세스퀴옥산(HSQ) 절연층 형성 시 비드(bead)에 의한 크랙 발생을 설명하기 위해서 개략적으로 도시한 도면들이다. 도 3a는 HSQ층의 큐어(cure) 온도 및 두께에 따른 Si-H/ Si-O의 비율 변화를 설명하기 위해서 개략적으로 도시한 그래프이다. 도 3b는 HSQ층의 Si-H/ Si-O의 비율 변화에 따른 경도 변화를 설명하기 위해서 개략적으로 도시한 그래프이다. 도 3c는 HSQ층의 Si-H/ Si-O의 비율 변화에 따른 열팽창 계수 변화를 설명하기 위해서 개략적으로 도시한 그래프이다.
도 2a에 도시한 바와 같이, 웨이퍼(10) 전면(도 1c의 13)의 플랫존에서의 비드(20) 발생은, 웨이퍼(10) 상에 도포된 HSQ층(30)이 이러한 플랫존에서 도시된 바와 같이 상대적으로 두꺼운 두께를 가지게 됨을 의미한다. 실질적으로 HSQ층(30)을 대략 5000Å 두께로 도포한 경우에, 비드(20)는 대략 1㎛ 보다 큰 두께로 형성될 수 있다. 이와 같은 HSQ층(30)의 두께 차이 발생은 비드(20) 부분에서 도 2b에 제시된 바와 같이, 후속 공정에 따른 크랙 발생을 유발하게 되며, 이러한 크랙은 결국 HSQ 성분의 파티클을 웨이퍼(10)의 전체 면에 특히 셀(cell) 내에 유발시킬 수 있다.
실질적으로, HSQ는 Si-H와 Si-O의 비율에 따라 HSQ층의 경도(hardness) 및 열팽창 계수가 변하게 된다. 구체적으로, 도 3a를 참조하면, HSQ층은 후속 열 공 정, 예컨대, 도포 후 큐어링(curing)하는 큐어(cure) 온도 및 두께에 따라 도시된 바와 같이 Si-H/ Si-O의 비율 변화하게 된다. 또한, 도 3b를 참조하면, HSQ층은 층질 내의 Si-H/ Si-O의 비율 변화에 따라 경도가 도시된 바와 같이 변화되게 된다. 도 3c를 참조하면, HSQ층은 층질 내의 Si-H/ Si-O의 비율 변화에 따라 열팽창 계수가 도시된 바와 같이 변화되게 된다.
따라서, 도 2a에 도시한 바와 같은 HSQ층(30)의 두께 차이 발생은 이러한 두께 차이에 따라 부분적으로 열팽창 계수가 달라질 수 있음을 의미하고, 이러한 열팽창 계수의 변화에 따라 실질적으로 크랙이 도 2b에 도시한 바와 같이 발생되게 된다.
더욱이, HSQ층을 형성하는 과정 이전 단계의 하부층의 형성 시, 예컨대, HSQ 직전의 배선 공정에서 플랫존에 웨이퍼 가장자리 노출(WEE: Wafer Edge Exposure)을 적용하는 경우가 많다. 이러한 WEE가 HSQ층 형성 이전의 앞 단계의 하부층 형성 시에 적용되면, 웨이퍼 가장 자리 부분에는 단차가 크게 발생되고, 따라서, 이러한 단차를 메우게 HSQ층의 두께가 상대적으로 두꺼워지게 된다. 따라서, 이러한 경우 BR에 의한 플랫존의 비드(도 1c의 20)의 두께를 제외하고도, 단차에 의한 HSQ층의 두께 차이가 더해서, 실질적으로 이러한 플랫존에서의 HSQ층의 두께는 다른 웨이퍼 부분에서의 두께에 비해 상대적으로 매우 두꺼워지게 된다.
도 4는 종래의 수소실세스퀴옥산(HSQ) 절연층 형성 시 플랫존의 웨이퍼 가장자리 노출(WEE)에 의한 국부적 두께 증가를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 4를 참조하면, 웨이퍼(10) 상에 HSQ층(30)을 도포하기 이전에 하부층으로 하부 배선층(45), 즉, 제1금속 배선(M1)이 형성되게 된다. 이러한 하부 배선층(45) 아래에는 층간 절연층과 같은 하부 절연층(41) 및 하부 배선층(45)과 웨이퍼(10) 간의 전기적 연결을 위한 금속 콘택을 위한 층(43), 예컨대, 제1금속 배선 콘택(M1C) 등이 형성되게 된다. 이러한 하부 배선층(45)과 하부의 금속 콘택을 위한 층(41)을 형성할 때, WEE가 수행되고 있다. 즉, WEE 영역에는 이러한 하부 배선층(45) 및 금속 콘택을 위한 층(43)이 연장되지 않고 제거된 상태가 되게 된다. 따라서, WEE 영역에는 이들 층들(45, 43)의 두께만큼의 단차, 예컨대, WEE 단차가 발생되게 된다.
이러한 WEE 단차가 존재하는 결과물 상에 HSQ층(30)이 도포될 경우 도포되는 HSQ층(30)은 이러한 단차를 채워 메우게 되며, 이에 따라, 이러한 WEE 영역의 HSQ층(30) 부분은 비드(도 1c 및 도 2a의 20)에 의한 두께 기여 분을 합해서 국부적으로 더 두꺼워지게 된다. 이에 따라, HSQ층(30)이 대략 5000Å으로 형성될 때, 이러한 WEE 영역에서는 대략 3㎛ 이상 두꺼워지게 될 수 있다. 이에 따라, 도 2b에 제시된 바와 같은 크랙 및 파티클 발생 현상을 더욱 극심해질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 수소실세스퀴옥산을 도포하여 절연층을 형성할 때 웨이퍼의 플랫존 부분에서 발생되는 수소실세스퀴옥산층의 크랙 및 이에 따른 수소실세스퀴옥산 성분의 파티클 발생을 방지할 수 있는 반도체 기판 상 에 금속 층간 절연층을 형성하는 방법을 제시하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 플랫존(flat zone)을 가지는 웨이퍼 상에 수소실세스퀴옥산(HSQ)의 층을 도포하는 단계; 상기 수소실세스퀴옥산층을 도포하기 이전에 상기 웨이퍼 상에 하부 배선을 형성하되 상기 플랫존에서의 상기 수소실세스퀴옥산층 부분이 상기 하부 배선을 위한 층 상에 도포되게 상기 웨이퍼의 플랫존의 가장자리까지 상기 하부 배선을 위한 층이 연장되게 하는 단계; 상기 웨이퍼를 후면 린스(BR) 및 앞면의 에지 비드 린스(EBR)하는 단계; 및 상기 수소실세스퀴옥산층을 큐어링(curing)하는 단계를 포함하는 반도체 기판 상에 절연층을 형성하는 방법을 제시한다.
상기 하부 배선을 위한 층이 상기 웨이퍼의 플랫존의 가장자리까지 연장되게 하는 단계는 상기 하부 배선을 위한 층을 패터닝할 때 상기 플랫존의 상기 층 부분이 잔존하게 상기 플랫존의 상기 층 부분에 웨이퍼 가장자리 노출(WEE)이 생략되게 하는 단계를 포함할 수 있다.
상기 하부 배선을 위한 층이 상기 웨이퍼의 플랫존의 가장자리까지 연장되게 하는 단계는 상기 하부 배선을 위한 층을 패터닝할 때 상기 플랫존의 상기 층 부분이 잔존하게 상기 플랫존의 상기 층 부분에 웨이퍼 가장자리 노출(WEE)이 상기 웨이퍼의 플랫존의 가장자리로부터 대략 4㎜ 이하의 폭의 영역에 수행되게 하는 단계를 포함할 수 있다. 이때, 상기 웨이퍼 가장자리 노출(WEE)은 상기 웨이퍼의 플랫 존의 가장자리로부터 대략 3㎜ 이하의 폭의 영역에 수행될 수 있다.
상기 수소실세스퀴옥산층의 도포 이후에 상기 웨이퍼의 플랫존의 상기 수소실세스퀴옥산층 부분을 선택적으로 제거하는 단계를 더 포함할 수 있다.
상기 웨이퍼의 플랫존의 상기 수소실세스퀴옥산층 부분을 선택적으로 제거하는 단계는 베벨 식각으로 상기 플랫존의 상기 수소실세스퀴옥산층 부분을 선택적으로 식각하는 단계를 포함할 수 있다.
상기 수소실세스퀴옥산층은 적어도 5000Å 이상의 두께로 형성될 수 있다.
본 발명에 따르면, 수소실세스퀴옥산을 도포하여 절연층을 형성할 때 웨이퍼의 플랫존 부분에서 발생되는 수소실세스퀴옥산층의 크랙 및 이에 따른 수소실세스퀴옥산 성분의 파티클 발생을 방지할 수 있는 반도체 기판 상에 금속 층간 절연층을 형성하는 방법을 제공할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
본 발명의 실시예는 스핀 온 방식의 장비에서 화학액의 분배(chemical dispense)를 포함하는 도포 과정을 수행한 후, 스핀에 의해서 발생하는 비드(bead) 를 제거하기 위해 BR과 EBR을 수행하는 데, 특히, 플랫존을 가지는 웨이퍼를 사용하는 경우, 웨이퍼 내의 네트 다이에 영향을 주지 않는 범위에서 웨이퍼 앞면에 대해 EBR을 실시함으로써, 플랫존 지역에는 린스가 미치지 못하여 발생하는 BR에 의한 플랫존 지역의 앞면 비드를 제거하는 방법을 제시한다.
본 발명의 실시예에서는 HSQ 직전 배선 공정의 플랫존 및 가장자리(edge)에서의 상대적으로 높은 HSQ 두께를 낮게 제어 열팽창 계수의 차이를 낮추어 크랙 발생 가능성을 낮추는 방법을 제시한다. 또한, 선택적 부분 식각(etching)이 가능한 베벨 식각 장비(bevel etcher)를 이용하여 웨이퍼 플랫존의 HSQ를 국부적으로 제거하여 크랙 소스(crack source)를 제거한다.
도 5는 본 발명의 실시예에 따른 반도체 기판 상에 금속 층간 절연층을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 공정 흐름도이다. 도 6, 도 7a 및 도 7b는 본 발명의 실시예에 따른 반도체 기판 상에 금속 층간 절연층을 형성하는 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 반도체 기판 상에 절연층을 형성하는 방법은 플랫존(flat zone)을 가지는 웨이퍼(100) 상에 수소실세스퀴옥산(HSQ)의 층(300)을 도포한다(도 5의 530). 이와 같이 수소실세스퀴옥산층(300)을 도포한 후, 웨이퍼를 후면 린스(BR) 및 앞면의 에지 비드 린스(EBR)를 수행한다.
이때, 수소실세스퀴옥산층(300)을 도포하기 이전에 웨이퍼(100) 상에 하부 배선을 형성하되 플랫존에서의 수소실세스퀴옥산층 부분이 하부 배선을 위한 층 (405) 상에 도포되게 웨이퍼의 플랫존의 가장자리까지 하부 배선을 위한 층(405)이 연장되게 한다.
수소실세스퀴옥산의 층(300)은 금속 층간 절연층을 형성하기 위해서 웨이퍼(100) 상에 도포될 수 있다. 이때, 스핀 온 방식의 코팅 장비를 이용하여 화학액을 웨이퍼(100) 상에 분배함으로써 HSQ층(300)이 도포된다. 이때, HSQ층(300)의 하부층으로 예컨대 층간 절연층(ILD)로서의 하부 절연층(401)이 웨이퍼(100) 상에 형성될 수 있고, 이러한 하부 절연층(401) 상에 제1금속 배선(M1)을 위한 금속 배선을 위한 하부 배선층(405)이 형성될 수 있다.
이러한 하부 배선층(405)의 아래에는 금속 배선과 하부의 웨이퍼(100) 또는 웨이퍼(100) 상에 형성된 능동 소자, 예컨대, 파워(power) 공급을 위한 트랜지스터(transistor) 등과의 전기적 연결을 위한 금속 콘택을 위한 층(403)이 형성될 수 있다. 이러한 하부 배선층(405)에 대응하여 HSQ층(300) 상에는 제2금속 배선(M2)을 위한 상부 배선층(407)이 후속 공정에 의하여 형성될 수 있다.
그런데, 이러한 하부 배선층(405) 또는 금속 콘택을 위한 층(403)으로부터 하부 배선 또는/및 금속 콘택을 패터닝하는 과정은 사진 식각 과정을 수반하게 된다. 이러한 사진 식각 과정은 층(405 또는/및 403) 상에 포토레지스트층을 도포하고 노광하고 현상하는 과정 등과 이러한 과정에 의해 형성되는 포토레지스트 패턴을 식각 마스크로 이용하여 선택적 식각을 수행하는 단계를 포함할 수 있다. 이때, 사진 노광하는 과정에서 웨이퍼 가장 자리 부분에 위치하는 포토레지스트층 부분은 상대적으로 균일도가 떨어지므로, 이를 배제하기 위해서 웨이퍼 가장자리 노광 (WEE) 과정이 수행되게 된다.
본 발명의 실시예에서는 이러한 WEE 과정을 배제하거나 특히 웨이퍼(100)의 플랫존이 이러한 WEE 과정에서 배제되도록 하여, 웨이퍼(100)의 플랫존의 WEE 영역 상에 하부 배선층(405) 또는/및 하부 콘택층(403)이 잔존하여 연장된 상태로 유지되도록 한다(도 5의 510). 즉, WEE 과정에 의해 WEE 단차가 이러한 WEE 영역에 발생되어 HSQ층(300)의 이러한 부분에서의 두께가 도 4에 제시된 바와 같이 극심하게 커지는 것을 방지한다. 실질적으로, HSQ층(300)의 웨이퍼(100)의 가장자리부분에서의 두께는, 즉, 비드(302)의 두께는 HSQ층(300)이 5000Å 정도 두께로 형성될 때, 3㎛보다 커지지 않으며, 바람직하게는 대략 1㎛이하 두께로 유지될 수 있다.
그럼에도 불구하고, 이러한 WEE 과정은 실질적으로 완전히 배제되기 어려우므로, 본 발명의 실시예에서는 플랫존에서의 WEE에 의해 배제되는 폭, 즉, 가장자리 배제(edge exclusion) 부분의 폭이 4㎜ 이하가 되도록 WEE 과정을 수행할 수도 있다. 이때, 바람직하게는 플랫존에서의 WEE에 의해 배제되는 폭, 즉, 가장자리 배제(edge exclusion) 부분의 폭이 3㎜ 이하가 되도록 WEE 과정을 수행할 수 있다.
한편, 이와 같이 WEE 과정을 생략하거나 이에 의한 HSQ층(300)의 가장자리 부분, 즉, 비드(302)의 두께 증가를 효과적으로 억제하더라도, 어느 정도의 비드(302)는 발생될 수 있다. 본 발명의 실시예에서는 HSQ층(300)의 도포 후에 웨이퍼(100)의 플랫존 부분에 베벨 식각(bevel etching)을 수행한다.
도 5와 함께 도 7a 및 도 7b를 참조하면, HSQ층(300)의 도포 후 웨이퍼(100)의 플랫존 부분(101)에 선택적으로 식각액 등을 분사하여 도포된 HSQ층을 벗겨내는 선택적 식각을 수행하여, HSQ층(300)의 비드(302) 부분을 선택적으로 제거한다(도 5의 550). 이러한 선택적 식각은 베벨 식각으로 수행될 수 있다. 이에 따라, HSQ층(300)의 두께가 원하지 않게 증가된 부분(302)은 선택적으로 제거되고, 잔존하는 HSQ층(301)은 전체적으로 두께가 매우 균일해지게 된다.
이후에, HSQ층(301)을 큐어링(curing)하여 금속 층간 절연층을 형성한다(도 5의 570). 이때, HSQ층(301)의 두께는 균일하므로, 종래의 경우에서와 같이 두께 차이에 따라 열팽창 계수가 달라짐에 따라 크랙이 발생되고, 이에 따라 HSQ 성분의 파티클이 발생하는 불량이 크게 방지될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상술한 본 발명에 따르면, 웨이퍼 플랫존에서의 크랙을 효과적으로 방지할 수 있어, HSQ 파티클에 의한 수율 감소를 예방할 수 있다. 또한, 플랫존에서의 HSQ 크랙 문제로 인해 대략 5000Å 이상의 두께의 HSQ층의 구현이 어려웠으나, 5000Å 이상의 두께에서도 플랫존의 WEE 배제 및 베벨 식각을 통한 크랙 소스 제거를 통해, 배선간 신호 왜곡을 방지할 수 있는 저유전 상수의 절연층을 사용할 때 두께 구현에 있어서 자유로울 수 있다.

Claims (7)

  1. 플랫존(flat zone)을 가지는 웨이퍼 상에 수소실세스퀴옥산(HSQ)의 층을 도포하는 단계와,
    상기 수소실세스퀴옥산층을 도포하기 이전에 상기 웨이퍼 상에 하부 배선을 형성하되 상기 플랫존에서의 상기 수소실세스퀴옥산층 부분이 상기 하부 배선을 위한 층 상에 도포되게 상기 웨이퍼의 플랫존의 가장자리까지 상기 하부 배선을 위한 층이 연장되게 하는 단계와,
    상기 웨이퍼를 후면 린스(BR) 및 앞면의 에지 비드 린스(EBR)하는 단계 및
    상기 수소실세스퀴옥산층을 큐어링(curing)하는 단계를 포함하는 반도체 기판 상에 절연층을 형성하는 방법.
  2. 제1항에 있어서,
    상기 하부 배선을 위한 층이 상기 웨이퍼의 플랫존의 가장자리까지 연장되게 하는 단계는
    상기 하부 배선을 위한 층을 패터닝할 때 상기 플랫존의 상기 층 부분이 잔존하게 상기 플랫존의 상기 층 부분에 웨이퍼 가장자리 노출(WEE)이 생략되게 하는 단계를 포함하는 반도체 기판 상에 절연층을 형성하는 방법.
  3. 제1항에 있어서,
    상기 하부 배선을 위한 층이 상기 웨이퍼의 플랫존의 가장자리까지 연장되게 하는 단계는
    상기 하부 배선을 위한 층을 패터닝할 때 상기 플랫존의 상기 층 부분이 잔존하게 상기 플랫존의 상기 층 부분에 웨이퍼 가장자리 노출(WEE)이 상기 웨이퍼의 플랫존의 가장자리로부터 대략 4㎜ 이하의 폭의 영역에 수행되게 하는 단계를 포함하는 반도체 기판 상에 절연층을 형성하는 방법.
  4. 제3항에 있어서,
    상기 웨이퍼 가장자리 노출(WEE)은 상기 웨이퍼의 플랫존의 가장자리로부터 대략 3㎜ 이하의 폭의 영역에 수행되는 반도체 기판 상에 절연층을 형성하는 방법.
  5. 제1항에 있어서,
    상기 수소실세스퀴옥산층의 도포 이후에 상기 웨이퍼의 플랫존의 상기 수소실세스퀴옥산층 부분을 선택적으로 제거하는 단계를 더 포함하는 반도체 기판 상에 절연층을 형성하는 방법.
  6. 제5항에 있어서,
    상기 웨이퍼의 플랫존의 상기 수소실세스퀴옥산층 부분을 선택적으로 제거하는 단계는
    베벨 식각으로 상기 플랫존의 상기 수소실세스퀴옥산층 부분을 선택적으로 식각하는 단계를 포함하는 반도체 기판 상에 절연층을 형성하는 방법.
  7. 제1항에 있어서,
    상기 수소실세스퀴옥산층은 적어도 5000Å 이상의 두께로 형성되는 반도체 기판 상에 절연층을 형성하는 방법.
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KR980012470A (ko) * 1996-07-30 1998-04-30 윌리엄 비. 켐플리 집적 회로에서의 저 캐패시턴스 구조를 위한 수소 실세스키옥산 박막
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