KR0172733B1 - 다층의 금속층을 포함하는 반도체 소자 제조 방법 - Google Patents

다층의 금속층을 포함하는 반도체 소자 제조 방법 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
고집적 반도체 소자 제조 방법.
2. 발명이 해결하려고 하는 기술적 과제
다층의 금속층을 포함하는 반도체 소자 제조시, 금속 배선간의 좁은 공간을 채우는 갭-필링(Gap Filling) 기술로서, 종래에는 금속 배선간의 공간에 금속층간 절연막 증착한 다음, 스핀-온 글래스막을 증착하여 공간을 채우는 기술을 이용해 왔는데, 이 경우 갭의 크기가 최소 0.8um 이상이 되는 경우에는 별문제가 없으나 그 이하의 크기에서는 공간내에 보이드를 발생시켜 소자 불량의 원인이 된다는 문제점이 있었음.
3. 발명의 해결방법의 요지
콘택 형성을 위한 포토레지스트 마스크 패턴을 이용하여 스핀-온 글래스막에 콘택홀을 형성하고 그 콘택홀을 금속층으로 채우는 공정을 이용하여 보이드를 없애고 국부적인 평탄화도 이룰 수 있는 반도체 소자 제조 방법을 제공하고자함.
4. 발명의 중요한 용도
고집적 반도체 소자, 특히 MOSFET 제조에 이용됨.

Description

다층의 금속층을 포함하는 반도체 소자 제조 방법
제1도는 종래의 다층 금속층 형성 방법에 따른 공정 단면도.
제2a도 내지 제2f도는 본 발명의 다층 금속층 형성 방법에 따른 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 하부층 및 BPSG막
13, 16, 18, 20 : 금속층간 절연막 15, 19 : SOG막
14 : 포토레지스트 17, 21 : 금속층
본 발명은 일반적으로 반도체 소자 제조 방법에 관한 것으로서, 특히 다층의 금속층을 포함하는 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 소자 제조시 다층의 금속층 형성 공정이 요구되고 있으며, 또한 이에 따라 금속 배선 사이의 좁은 공간을 채우는 갭-필링(Gap Filling) 기술 및 국부 평탄화 기술이 사용되고 있는데, 종래에는 제1도에 도시된 바와 같이, 반도체 기판(1)상에 하부층 및 평탄화막(2)이 형성된 구조 상에 소정의 금속 배선층(3)을 형성하고, 그 위에 금속층간 절연막(Inter-metal Oxide : IMO)(4)을 증착한 다음, 스핀-온 글래스(Spin-on Glass : SOG) 막(5)과 제2금속층간 절연막(6)을 증착하는 공정으로 이루어진다. 그런데 이와 같이 SOG를 코팅하여 갭을 채우는 기술은 갭의 크기가 최소 0.8um 이상이 되는 경우에는 별문제가 없으나 그 이하의 크기에서는 제1도에서 빗줄친 부분과 같은 보이드를 발생시켜 소자 불량의 원인이 된다는 문제점이 있었다.
따라서 전술한 문제점을 해결하기 위해 안출된 본 발명은 콘택 형성을 위한 포토레지스트 마스크 패턴을 이용하여 스핀-온 글래스막에 콘택홀을 형성하고 그 콘택홀을 금속층으로 채우는 공정을 이용하여 보이드를 없애고 국부적인 평탄화도 이룰수 있는 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판상에 소정의 하부층 및 평탄화용 절연막이 형성되어 있는 구조상에 제1금속층간 절연막을 증착하는 단계와, 포토레지스트를 이용하여 콘택홀이 형성될 부분에만 포토레지스트가 잔류하는 패턴을 형성하는 단계와, 스핀-온 글래스막을 코팅하고, 경화시키는 공정을 실시하는 단계와, 상기 포토레지스트 패턴이 노출될 때 까지 스핀-온 글래스막을 블랭킷 식각하고, 상기 포토레지스트 패턴을 제거하는 단계와, 블랭킷 식각 공정을 통해 콘택홀내의 상기 제1금속층간 절연막을 제거하고, 전체 구조 상부에 제2금속층간 절연막을 증착하는 단계와, 상기 제2금속층간 절연막을 블랭킷 식각하여 상기 평탄화용 절연막을 노출시키는 단계와, 전체 구조 상부에 제1금속층을 증착한 다음, 다시 상기 제1금속층을 블랭킷 식각하여 평탄화하는 단계 및 전술한 단계를 반복하여 제2금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이제 본 발명의 한 실시예에 대하여 첨부도면을 참조하여 상세하게 설명되게 된다. 먼저, 제2a도에 도시된 바와같이, 반도체 기판(11)상에 소정의 하부층 및 평탄화용 BPSG(Boro-phosphorous Silicated Glass) 막(12)이 형성되어 있는 구조 상에, 제1금속층간 절연막(13)을 증착하고 그 위에 포토레지스트를 이용하여, 콘택홀이 형성될 부분에만 포토레지스트가 잔류하는 마스크 패턴(14)를 형성한 다음, 다시 그 위에 SOG막(15)을 코팅하고, 경화(Curing) 공정을 실시한다. 다음에 제2b도에 도시된 바와 같이, 상기 포토레지스트 패턴(14)이 노출될 때 까지 SOG막(15)을 블랭킷 식각하고, 상기 포토레지스트 패턴(14)을 제거하게 되면, 제1금속층간 절연막(13)의 일부가 노출되게 된다. 다음에는 제2c도에 도시된 바와 같이, 블랭킷 식각 공정을 통해 콘택홀내의 노출된 제1금속층간 절연막(13)을 제거하고, 전체 구조 상부에 제2금속층간 절연막(16)을 증착한다. 이때 스텝 커버리지를 고려하여 콘택홀 측벽의 두께 A는 약 0.8um 정도가 되고 SOG막(15) 상부의 두께 B는 약 1.5um 정도가 되도록 증착한다. 다음에는 제2d도에 도시된 바와 같이, 상기 제2금속층간 절연막(16)을 블랭킷 식각하여 콘택홀을 노출시키고, 전체 구조 상부에 제1금속층(17)을 CVD 방식으로 두껍게 증착한다. 이때 콘택홀이 금속층으로 채워지게 된다. 다음에는 제2e도에 도시된 바와 같이, 상기 제1금속층(17)을 고르게 블랭킷 식각하여 평탄화한 다음, 제3 금속층간 절연막(18)을 증착한다. 다음에 제2a도 내지 제2e도를 참조하여 전술한 공정을 반복 실시하여 제2SOG막(19)과, 제4금속층간 절연막(20), 및 제2금속층(21)을 차례로 형성하게 되면 제2e도에 도시된 바와 같은 다층의 금속층을 형성하게 된다.
다층의 금속층을 포함하는 고집적 반도체 소자 제조시, 전술한 바와 같은 본 발명에 따라 콘택홀의 갭-필링 기술을 이용하므로써, 콘택홀내의 보이드를 없애고 국부적인 평탄화를 이룰 수 있다는 장점이 있다.

Claims (2)

  1. 다층의 금속층을 포함하는 반도체 소자를 제조하는 방법에 있어서, 반도체 기판상에 소정의 하부층 및 평탄화용 절연막이 형성되어 있는 구조상에 제1금속층간 절연막을 증착하는 단계와, 포토레지스트를 이용하여 콘택홀이 형성될 부분에만 포토레지스트가 잔류하는 패턴을 형성하는 단계와, 스핀-온 글래스막을 코팅하고, 경화시키는 공정을 실시하는 단계와, 상기 포토레지스트 패턴이 노출될때 까지 스핀-온 글래스막을 블랭킷 식각하고, 상기 포토레지스트 패턴을 제거하는 단계와, 블랭킷 식각 공정을 통해 콘택홀내의 상기 제1금속층간 절연막을 제거하고, 전체 구조 상부에 제2금속층간 절연막을 증착하는 단계와, 상기 제2금속층간 절연막을 블랭킷 식각하여 상기 평탄화용 절연막을 노출시키는 단계와, 전체 구조 상부에 제1금속층을 증착한 다음, 다시 상기 제1금속층을 블랭킷 식각하여 평탄화하는 단계, 및 전술한 단계를 반복하여 제2금속층을 형성하는 단계를 포함해서 이루어진 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제2금속층간 절연막의 콘택홀 측벽의 두께는 약 0.8um 이고, 평탄한 부분의 두께는 약 1.5um이 되는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101134535B1 (ko) * 2010-08-20 2012-04-13 장순배 광대역 윌킨슨 전력 분배기의 반도체 소자 제조 방법

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* Cited by examiner, † Cited by third party
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KR101134535B1 (ko) * 2010-08-20 2012-04-13 장순배 광대역 윌킨슨 전력 분배기의 반도체 소자 제조 방법

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