KR0167602B1 - 반도체집적회로용 다층금속배선의 제조방법 및 다층금속배선구조의 반도체소자 - Google Patents

반도체집적회로용 다층금속배선의 제조방법 및 다층금속배선구조의 반도체소자 Download PDF

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Abstract

본 발명은 반도체 소자의 다층금속배선방법 및 다층금속배선구조의 반도체소자에 관한 것으로, 반도체집적 회로용 다층금속배선의 제조방법은 반도체기판상에 하지층, 제1금속배선막 및 제1층간절연막을 순차적으로 형성시키고, 상기 금속배선막상부의 상기 제1층간절연막위에 종래와 반대 형(type)의 포토레지스트 패턴을 잔류시키고나서 SOG필름을 도포하고 건조시켜 절연층을 형성한 후, 상기 포토레지스트 패턴이 노출되도록 브렝켓 에칭을 한 다음, 상기 포토레지스트패턴을 제거하여 凹패턴을 형성하고, 다시 상기 凹패턴의 오목부하단에 노출된 상기 제1층간절연막을 브렝켓 에칭으로 제거시킨 다음, 제2층간절연막을 증착시키고, 제2층간절연막의 오목부의 하단을 브렝켓 에칭으로 제거하여 제1금속배선막이 노출되도록 한 후, 제2금속배선막을 증착시키는 단계들로 이루어져, 국부적인 평탄화을 이룩하여, 금속 스텝 카버리지를 향상시킴으로써 효과적으로 갭-충진(gap-filling)을 행하여 신뢰성이 우수하나 금속배선박막을 형성할 수 있다. 또한, 다층 금속배선구조의 반도체 소자는 반도체기판상에 하지층, 제1금속배선막, 제1층간절연막 및 SOG필름이 순차적으로 적층배열되고, 상기 SOG필름위에 제2층간절연막이 제2금속배선막형성용 콘택홀의 측벽을 둘러싸도록 적층배열되며, 제2금속배선막이, 제2층간절연막으로 측벽이 둘러싸인 콘택홀을 매립하면서 제2층간절연막상에 적층배열되는 구조로 이루어져, SOG필름과 제2금속배선막사이의 직접 접촉을 배제하여, 배선의 접촉저항을 감소시켜 소자의 지연시간을 단축시킬 수 있다.

Description

반도체집적회로용 다층금속배선의 제조방법 및 다층금속배선구조의 반도체소자
제1도 내지 제3도는 종래의 반도체집적회로용 다층금속배선의 제조공정을 순차적으로 나타낸 단면도.
제4도 내지 제10도는 본 발명의 일 실시예방법에 따른 반도체집적회로용 다층금속배선의 제조공정을 순차적으로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 하지층
3 : 제1금속배선막 4 : 제1층간절연막
5 : SOG필름 6 : 제2층간절연막
7 : 마스크 패턴 8 : 제2금속배선막
10 : 웨이퍼 기판 11 : 하지층
12 : 제1금속배선막 13 : 제1층간절연막
14 : 포토레지스트 패턴 15 : SOG필름
16 : 제2층간절연막 17 : 제2금속배선막
본 발명은 반도체 소자의 다층금속배선방법 및 다층금속배선구조의 반도체소자에 관한 것으로, 특히 실록산(siloxane)SOG를 이용하여 다층금속배선공정(multi-level metallization process)에서 국부적인 평탄화(local planerization) 및 갭 충진(gap-filling)방법 및 SOG필름과 제2금속배선막 사이의 직접 접촉을 배제하여, 배선의 접촉저항을 감소시킬 수 있는 다층 금속배선구조의 반도체 소자에 관한 것이다.
IC 디자인 룰이 0.25㎛까지 축소됨에 따라, 특히 다층금속배선공정에서 좁은 갭 충진(narrow gap-filling), 국부적인 평탄화 등이 필수적으로 요구되고 있다.
여러 가지의 종래의 갭 충진 증착, 에치 백 기술 등은 비용이나 성능면에서 단점을 가지고 있으며, 특히 설계 사이즈가 작아짐에 따라 더 크게 일어나고 있다.
제1도 내지 제3도는 종래의 반도체집적회로용 다층금속배선의 제조공정을 순차적으로 나타낸 단면도로서, 이를 참조하여 종래의 제조방법을 설명한다.
제1도에 도시된 바와 같이, 반도체기판(1)상에 하지층(2)을 형성한 후 금속층1을 증착하고, 상기 금속층1을 포토레지스트를 마스크로 사용하여 식각하여 제1 금속배선막(3)을 형성한 후에, 제1층간절연막(4)을 증착시키고 상기 제1층간절연막(4)위에 SOG필름(5)을 도포하고 경화시키며, 상기 SOG필름(5)위에 제2층간절연막(6)을 증착하고 나서, 제1도에 도시된 바와같은 포토마스크 패턴(7)을 마스크로하여 반도체기판의 확산층상의 상기 절연층들을 식각하여 제1금속배선막(3) 표면을 노출시켜 콘택홀을 형성하다(제2도). 그후, 상기 포토마스크 패턴(7)을 제거한 후 제3도에 도시된 바와 같이 제2금속배선막(8)을 스퍼터링법 등으로 증착한다.
그러나, 상기한 구성의 반도체회로용 금속배선의 제조방법에 있어서는 다음과 같은 문제점이 있게 된다.
콘택홀의 스텝의 높이(H)가 높아 어스펙트 비가 커지므로, 금속배선막이 씬닝(thinning) 또는 크랙킹(cracking)이 없이 스텝을 덮는 것이 더욱더 어려워진다. 따라서, 금속배선막은 크랙 또는 보이드 없이 균일한 두께를 유지하는 것이 바람직하지만, 제3도에 도시된 바와 같이, 종래의 MOSFET의 다층금속배선구조에 있어서는, 제2금속배선막(8)이 콘택홀에 형성될 때에, 제2금속배선막(8)의 피복력이 약화되므로 인하여, 금속 스텝 카버리지가 불량하게 되어 제2금속배선막(8)에 씬닝(thinning) 또는 크래킹(cracking)등이 생긴다. 따라서, 배선이 단락되는 문제가 발생하고, 이로 인해 소자의 신뢰성을 크게 저하시키는 문제점이 발생하게 된다.
또한, 상기한 구성의 다층금속배선구조의 반도체소자에 있어서는 다음과 같은 문제점이 있게 된다.
SOG필름(5)과 제2금속배선막(8)이 직접 접촉하므로 배선의 접촉저항이 증가하여, 소자의 지연 시간이 증가하게 되어 고집적반도체회로에 있어서 속도상 치명적인 문제를 일으키고 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 국부적인 평탄화을 이룩하여 금속 스텝 카버리지를 향상시킴으로써 효과적으로 갭-충진(gap-filling)을 행할 수 있는 반도체집적회로용 다층금속배선의 제조방법 및 SOG필름과 제2금속배선막 사이의 직접 접촉을 배제하여, 배선의 접촉저항을 감소시킬 수 있는 다층금속배선 구조의 반도체소자을 제공하는 것을 목적으로 한다.
본 발명은 상기의 제조방법상의 목적을 달성하기 위하여, 반도체기판상에 하지층, 제1금속배선막 및 제1층간절연막을 순차적으로 형성시키고, 상기 금속배선막상의 상기 제1층간절연막 위에 종래와 반대 형(type)의 포토레지스트 패턴을 잔류시키고 나서 SOG필름을 도포하고 건조시켜 절연층을 형성한 후, 상기 포토레지스트 패턴이 노출되도록 브렝켓 에칭을 한 다음, 상기 포토레지스트패턴을 제거하여 凹패턴을 형성하고, 다시 상기 凹패턴의 오목부하단에 노출된 상기 제1층간절연막을 브렝켓 에칭으로 제거시킨 다음, 제2층간절연막을 증착시키고, 제2층간절연막의 오목부의 하단을 브렝켓 에칭으로 제거하여 제1금속배선막이 노출되도록 한 후, 제2금속배선막를 증착시키는 단계들로 이루어지는 것을 특징으로 한다.
본 발명은 상기의 다층금속배선구조상의 목적을 달성하기 위하여, 다층금속배선구조의 반도체 장치에 있어서, 반도체기판상에 하지층, 제1금속배선막, 제1층간절연막 및 SOG필름이 순차적으로 적층배열되고, 상기 SOG필름 위에 제2층간절연막이 제2금속배선막형성용 콘택홀의 측벽을 둘러싸도록 적층배열되며, 제2금속배선막이, 측벽이 제2층간절연막으로 둘러싸인 콘택홀을 매립하면서 제2층간절연막상에 적층배열되는 것을 특징으로 한다.
[실시예]
이하 본 발명의 일 실시예를 첨부도면에 의거하여 상세히 설명하면 다음과 같다.
제4도 내지 제10도는 본 발명의 반도체집적회로용 다층금속배선의 제조공정을 순차적으로 나타낸 단면도이다. 우선, 제4도와 같이, 반도체기판(10)상에 하지층(under layer)(11)인 BPSG를 400℃온도에서 7000Å정도의 두께로 도포한 후에, 각이 져 있는 부분을 매끄럽게 하는 리플로우(reflow)공정을 거친 후, 알루미늄 금속에 스파이크를 방지하기 위하여 1%의 실리콘을 첨부하여 제1금속배선막(12)을 1㎛의 두께로 증착한 다음, 제1층간절연막(13)을 7000Å의 두께로 순차적으로 적층한다. 상기 금속배선막(12) 상부의 상기 층간절연막(13)위에 종래와 반대 형(type)의 포토레지스트 패턴(14)을 잔류시키고 나서(제5도 참고) SOG필름(15)을 약 0.2㎛정도의 두께로 도포하여 건조시킨다(제6도 참고). 여기서 본 발명의 포토레지스트 패턴(14)은 종래의 제2금속배선막의 콘택트 마스크와 반대 형(type)의 포토마스크 패턴이다. 즉, 종래의제2금속배선막의 콘택트 마스크 패턴(7)은 제2도에 도시된 바와 같이 제1층간절연막(4), SOG 필름(5) 및 제2층간절연막(6)을 식각하여, 제2금속배선막의 콘택홀을 형성하기 위하여, 제1금속배선막(3)상부부분에 상기 콘택홀형성용 개구부를 구비하는 데에 반하여, 본 발명의 제2금속배선막콘택트 마스크 패턴(14)은 제1금속배선막(12)상부에 포토레지스가 위치하도록 형성되어 있다. 또한, 본 발명의 포토레지스트 패턴(14)에 있어서 폭(D)은 제10도에 도시된 제2금속배선막(17)의 최종설계크기(E)가 형성되도록, 후술하는 제2층간절연막(16)의 브렝켓 식각후에 잔류할 양쪽 측벽의 제2층간절연막을 고려하여 상기의 제2금속배선막(17)의 최종설계크기(E)보다 크게 형성시킨다.
그리고 나서, 제7도에 도시된 바와 같이, 상기 SOG필름(15)을 포토레지스트 패턴(14)의 상부부분이 노출되어 포토레지스트 패턴(14)을 제거할 수 있을 정도로, 브렝켓 에칭하여 포토레지스트 패턴(14)을 제거한다.
그 후 제1층간절연막(13)을 제8도에 도시된 바와 같이 제1금속배선막(12)이 노출되도록 브렝켓 에칭한다. 제1층간절연막(13)을 브렝켓 에칭한 후 제9도에 도시된 바와 같이 제2절연막(16)을 증착한다. 여기서는 콘택홀의 스텝커버리지를 고려하여 제2층간절연막(16)의 두께(A)가 0.8㎛ 정도이고 제2층간절연막(16)의 두께(B)가 1.4 내지 1.6㎛정도가 되도록 증착하는 것이 바람직하다.
이어서, 제10도에 도시된 바와 같이 제2층간절연막(16)을 제2층간절연막(16)의 하단부(제9도 참고)가 완전히 제거될 수 있을 정도로 브렝켓 식각하여 상기 제2층간절연막(16)의 하단부를 제거한다. 여기서 제2층간절연막(16)의 두께(C)는 과도식각까지 포함하여 0.5내지 0.7㎛이 잔류하도록 식각을 실시한다.
상기 제2층간절연막의 하단부를 제거한 후, 제2금속배선막(17)을 증착시킨다(제10도 참고).
이상 설명한 바와 같이 본 발명의 방법에 의하면, 가로세로비(홈의 깊이/홈의폭)가 큰 접촉창에 대해, 본 발명의 배선방법을 이용하면, 국부적인 평탄화을 이룩하여, 금속 스텝 카버리지를 향상시킴으로써 효과적으로 갭-충진(gap-filling)을 행하여 신뢰성이 우수한 금속배선박막을 형성할 수 있다.
또한, 본 발명의 다층금속배선막구조의 반도체 소자는 제10도에 도시된 바와 같이 웨이퍼기판(10)상에 하지층인 BPSG(11), 제1금속배선막(12), 제1층간절연막(13) 및 SOG필름(15)이 순차적으로 적층배열되고, SOG필름(15)위에 제2층간절연막(16)이 제2금속배선막(17)을 형성하기 위한 콘택홀의 측벽을 둘러싸도록 적층배열되며, 제2금속배선막(17)이, 제2층간절연막(16)으로 측벽이 둘러싸인 콘택홀을 매립하도록 제2층간절연막(16)상에 적층배열되는 구조로 되어 있다.
본 발명에 따른 다층 금속배선구조의 반도체 소자는 SOG필름과 제2금속배선막사이의 직접 접촉을 배제하여, 배선의 접촉저항을 감소시켜 소자의 지연시간을 단축시킬 수 있다.

Claims (7)

  1. 반도체기판상에 하지층, 제1금속배선막 및 제1층간절연막을 순차적으로 형성시키고, 상기 금속배선막상부의 상기 제1층간절연막위에 종래와 반대 형(type)의 포토레지스트 패턴을 잔류시키고나서 SOG필름을 도포하고 건조시켜 절연층을 형성한 후, 상기 포토레지스트 패턴이 노출되도록 브렝켓 에칭을 한 다음, 상기 포토레지스트패턴을 제거하여 凹패턴을 형성하고, 다시 상기 凹패턴의 오목부하단에 노출된 상기 제1층간절연막을 브렝켓 에칭으로 제거시킨 다음, 제2층간절연막을 증착시키고, 제2층간절연막의 오목부의 하단을 브렝켓 에칭으로 제거하여 제1금속배선막이 노출되도록 한 후, 제2금속배선막을 증착시키는 단계들로 이루어지는 반도체집적 회로용 다층금속배선의 제조방법.
  2. 제1항에 있어서, 상기 포토레지스트 패턴의 폭이 콘택홀의 하단부에서의 제2금속배선막의 폭보다 큰 것을 특징으로 하는 반도체집적 회로용 다층금속배선의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 브렝켓 에칭 후의 제2층간절연막의 증착 두께는 1.4 내지 1.6㎛ 정도인 반도체집적 회로용 다층금속배선의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 브렝켓 에칭 후의 제2층간절연막의 수평면상의 두께는 0.5 내지 0.7㎛정도인 것을 반도체집적 회로용 다층금속배선의 제조방법.
  5. 제3항에 있어서, 상기 브렝켓 에칭 후의 제2층간절연막의 수평면상의 두께는 0.5 내지 0.7㎛정도인 것을 반도체집적 회로용 다층금속배선의 제조방법.
  6. 반도체기판상에 하지층, 제1금속배선막, 제1층간절연막 및 SOG필름이 순차적으로 적층배열되고, 상기 SOG필름위에 제2층간절연막이 제2금속배선막형성용 콘택홀의 측벽을 둘러싸도록 적층배열되며, 제2금속배선막이, 제2층간절연막으로 측벽이 둘러싸인 콘택홀을 매립하면서 제2층간절연막상에 적층배열되는 다층금속배선구조의 반도체 소자.
  7. 제6항에 있어서, 제2층간절연막의 수평면상의 두께는 0.5 내지 0.7㎛정도인 것을 특징으로 하는 다층금속배선구조의 반도체 소자.
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