KR930011541B1 - 반도체 장치의 평탄화 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 평탄화 방법

제1도는 종래의 평탄화 방법에 따른 반도체 장치의 단면도.

제2a-d도는 이 발명에 따른 반도체 장치의 평탄화 방법을 설명하기 위한 공정 단면도.

이 발명은 반도체 장치의 평탄화방법, 특히 금속배선층을 평탄화하기 위해 금속배선 사이에 도포되는 평탄화물질 속에 공백(Void)이 발생되는 것을 배제하는 반도체 장치의 평탄화 방법에 관한 것이다.

반도체 기판의 표면은 그 위에 형성된 금속배선 패턴들로 인하여 높이에 있어 계단식의 차이를 나타낸다. 그러므로 금속배선층 위에 형성되는 절연막을 피복했을 경우에 절연막은 평평한 계단 피복을 나타내고, 이 절연막이 평탄화의 역할을 한다. 이러한 절연막은 열분해를 방지하도록 내열성이 좋고, 크랙킹(Cracking)의 방지를 위해 하부층 재료의 것과 비슷한 팽창계수를 가지며, 전자 소자들의 성능을 저하시키는 외부 가스나 습기의 침투를 방지하도록 밀도높은 구조를 나타내야만 한다.

종래의 금속 배선막간의 평탄화 방법을 제1도에 나타내었다. 제1도에 나타낸 바와 같이 절연막(12)이 형성된 반도체 기판(10)상에 스퍼터링 등의 방법으로 알루미늄막을 증착한 후 통상의 사진식각 공정으로 금속배선과 (14)(14')을 형성한다. 이어 층간 절연막(16)을 형성하여 평탄화시킨다.

이와 같이 형성되는 금속 배선막의 두께는, 예를 들어 DRAM의 경우에 있어서는 0.8㎛∼1㎛정도로 다소 높은 단차를 이루었다. 이 높은 단차로 인하여 평탄화 공정에서 금속 배선막(14)(14')간에 형성되는 절연막(16)은 비교적 밀도 높은 구조를 갖고 있음에도 불구하고 플라즈마 화학기상증착 또는 스퍼터링에 의해 형성되는 그러한 막은 우묵부(17) 사이에서 공백(Void) (18)이 발생되었다. 이 공백(18)은 소자들의 성능을 저하시키는 외부 가스나 습기의 침투를 유발하여 반도체 장치의 신뢰성을 저하시키는 원인이 된다.

이 발명은 목적은 금속배선 간의 평탄화물질 중에 공백 발생을 억제하여 반도체 장치의 신뢰성을 향상한 반도체 장치의 평탄화 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체 기판위에 형성된 절연막위에 소정의 두께를 갖는 제1금속 배선막을 형성하는 공정과, 상기 금속 배선막위에 층간절연막을 형성하는 공정과, 상기 층간절연막위에 평탄화 물질을 형성하는 공정과, 에치백에 의해 상기 금속 배선막의 상부가 드러나도록 하는 공정으로 이루어지는 제1평탄화 공정을 상기 노출된 제1금속 배선막 위에 원하는 두께의 금속배선막이 정렬 형성되도록 적어도 2회이상 반복 실시하는 것을 특징으로 하는 반도체 장치의 평탄화 방법을 제공한다.

이와 같이 형성하는 이 발명은 종래의 금속 배선간의 높은 단차를 일회에 평탄화 공정을 실시할 경우와는 달리 수회에 걸쳐 금속 배선을 형성함과 동시에 평탄화를 실시하게 되므로 공백의 발생을 억제한다.

이하, 첨부된 도면을 참조하여 이 발명의 실시예를 상세히 설명한다.

제2도는 이 발명에 의한 금속 배선간의 평탄화 방법을 나타낸 공정도이다. 제2a도 공정에 있어서, 반도체 기판(10)위에 형성된 절연막(12) 위에 스퍼터링법으로 알루미늄막을 0.2㎛∼0.4㎛의 두께로 증착하고 사진식각하여 제1금속 배선막(15)(15')을 형성한다. 이때 형성되는 제1금속 배선막(15)(15')의 두께는 종래의 방법에서 원하는 두께의 금속패턴을 한번에 형성한 경우에 비하여 충분히 얇게 형성한다. 이 실시예에서는 원하는 금속막의 두께가 0.8㎛이라 했을 경우, 이 두께의 금속막을 적어도 2회 이상의 반복공정으로 형성하게 되므로 그의 1/2의 두께 또는 그 이하의 두께에 해당하는 0.2㎛∼0.4㎛의 두께로 제1금속 배선막(15)(15')을 형성한다.

이어 제1금속 배선막(15)(15')상에 층간절연막(13)을 0.3㎛∼0.6㎛의 두께로 제1금속 배선막(15)(15')을 완전히 도포한다.

그후 제2b도 공정에 의하여 필요에 따라 상기 층간 절연막(13)위에 스핀코팅에 의하여 SOG(Spin on glass) 또는 포토레지스트 등의 평탄화물질(19)를 평탄하게 도포하고, 제2c도 공정에 있어서, 상기 평탄화물질(19) 및 층간절연막(13)은 O₂플라즈마(30)로 에치하여 제1금속배선막의 상부가 드러나도록 한다. 여기까지가 1차 금속배선 형성 및 평탄화를 실시한 것이 된다.

1차 금속 배선 형성 및 평탄화 공정을 실시한 후 필요에 따라 상기 공정을 수회 반복하고, 제2d도에서와 같이 최종적으로 평탄화 물질(22)을 스핀코팅하여 평탄화 공정을 완료한다.

상기 공정에서 사용된 제1금속배선막(15)(15') 및 최종 금속배선막(20)(20')은 Al, Al계 합금, Mo, W등의 고융점금속 또는 그 합금계를 사용한다. 그리고 층간 절연막(13)은 실리콘 산화막 또는 실리콘 질화막을 사용한다. 또한, 상기 공정에서 1차 금속배선 형성 및 평탄화 공정을 반복 실시하여 금속 배선막을 형성할 경우, 1회공정으로 형성되는 금속배선막(15)(15') 및 층간 절연막(13)의 두께가 1000Å∼6000Å으로 하며, 하부에 적층되는 배선막과 상부에 적층되는 배선막의 정렬을 시켜야 한다. 그러나 정렬이 다소 어긋나더라도 하부 배선막과 상부 배선막이 올바르게 접촉되게 적층될 수 있도록 하기 위하여, 적층되는 다수의 금속 배선막(15)(15')(20)(20')은 제2d도에 나타낸 바와 같이 서로 접속되는 배선폭(d₁)(d₂)이 상부에 형성되는 금속 배선막의 폭(d₂)이 하부에 형성되는 금속 배선막의 폭(d₁)보다 크게 형성한다.

이와 같이 이 발명은 단차가 다소 큰 금속 배선을 형성하는 공정에 있어서, 배선간의 절연막중에 형성되는 공백이 발생되지 않게 되므로 공백에 의한 반도체 장치의 신뢰성을 향상시킬 수 있다.

Claims (7)

1. 반도체 기판(10)위에 형성된 절연막(12)위에 소정의 두께를 갖는 제1금속 배선막(15)(15')을 형성하는 공정과, 상기 금속 배선막(15)(15')위에 층간절연막(13)을 형성하는 공정과, 상기 층간절연막(13)위에 평탄화 물질(19)을 형성하는 공정과, 에치백에 의해 상기 금속 배선막(15)(15')의 상부가 드러나도록 하는 공정으로 이루어지는 제1평탄화 공정을 상기 노출된 제1금속 배선막 위에 원하는 두께의 금속배선막이 정렬 형성되도록 적어도 2회 이상 반복실시하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
2. 제1항에 있어서, 상기 금속배선막(15)(15')은 Al계 합금, Mo, W등의 고융점금속 또는 그 합금중 하나로 이루어진 것을 특징으로 하는 반도체 장치의 평탄화 방법.
3. 제1항에 있어서, 상기 평탄화 물질(19)은 SOG 또는 통상의 포토레지스트중 하나인 것을 특징으로 하는 반도체 장치의 평탄화 방법.
4. 제1항에 있어서, 상기 층간 절연막은 실리콘 산화막 또는 실리콘 질화막중 하나인 것을 특징으로 하는 반도체 장치의 평탄화 방법.
5. 제1항에 있어서, 상기 제1평탄화 공정을 반복 실시하여 형성되는 다수의 금속 배선막이 서로 접속되는 배선폭이 상부에 형성되는 금속 배선막의 폭이 하부에 형성되는 금속 배선막의 폭보다 크게 형성되는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
6. 제1항에 있어서, 상기 제1평탄화 공정으로 형성되는 금속배선막(15)(15') 및 층간 절연막(13)의 두께가 1000Å∼6000Å인 것을 특징으로 하는 반도체 장치의 평탄화 방법.
7. 제1항에 있어서, 상기 금속배선막(15,15')위에 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.