KR100257481B1 - 플러그 금속막을 구비한 반도체 소자의 금속배선 형성방법 - Google Patents

플러그 금속막을 구비한 반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 텅스텐 플러그를 구비하는 반도체 소자의 금속 배선에 있어서, 금속 배선과 텅스텐 플러그간에 오정렬이 발생되더라도, 접촉 저항이 증대되지 않는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법에 관한 것이다. 본 발명은, 도전 영역을 구비한 반도체 기판을 제공한다. 반도체 기판 상부에 평탄화된 산화막을 형성하고, 도전 영역이 노출되도록 산화막을 소정 부분 식각하여, 콘택홀을 형성한다. 이어서, 콘택홀내부에 플러그 금속막을 형성하는 단계와, 상기 플러그 금속막 상부 및 산화막 상부에 금속막을 증착하고, 금속막 상부에 금속 배선 형성용 마스크를 형성한다. 그리고나서, 마스크를 이용하여, 금속막을 소정 두께만큼 남도록 식각한다음, 금속막 상부에 절연막을 증착한다. 그후, 절연막을 금속막 표면이 노출되도록 비등방성 식각하여, 일부 식각되어진 금속막의 측부에 스페이서를 형성하고, 스페이서를 마스크로 하여, 노출된 금속막을 식각한다. 이때, 마스크를 형성하는 단계시 오정렬이 발생될 수 있으며, 상기 절연막의 두께는 오정렬이 발생된 거리보다 두껍게 형성하는 것을 특징으로 한다.

Description

플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는, 텅스텐 플러그를 구비하는 반도체 소자의 금속 배선에 있어서, 금속 배선과 텅스텐 플러그간에 오정렬이 발생되더라도, 접촉 저항이 증대되지 않는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라, 배선 설계가 자유롭고, 배선 저항 및 전류 용량등의 설정을 여유있게 할 수 있는 다층 금속 배선 제조 기술에 대한 연구가 활발하게 진행되고 있다. 그러나, 이러한 다층 금속 배선은, R(저항)·C(캐패시턴스) 신호 전달 시간 지연과 동력 배선의 I(전류)·R(저항) 강하등의 문제로 인하여 단위칩에서 배선 능력이 한계에 다다르게 되고, 또한, 알루미늄 박막의 층덮힘 특성에 의하여 비아 콘택 부위에 상대적으로 얇아진 알루미늄 배선은 보다 쉽게 전자 이동(electromigration)을 발생시키고 있다.
이러한 전자 이동에 대하여 보다 상세히 설명하자면, 알루미늄 배선에 전계가 인가되면, 많은 수의 전자로 구성된 전류가 발생되고, 이로 인하여 전자가 전계 백터의 반대 방향으로 움직이는데, 이를 통상적으로 전자 바람(electron wind)라 한다. 또한, 알루미늄 원자가 여기된 상태에서의 전자는 활성화된 알루미늄 원자와 충돌하고, 일부 전자의 모멘텀(momentum)이 알루미늄에 전달되어, 전자 바람의 방향으로 알루미늄 원자가 이동함으로써, 결국에는 알루미늄 배선내에 전자 이동이 발생된다.
일반적으로, 알루미늄 배선의 전자 이동에 따른 불량은 오픈(open) 또는 쇼트(short)의 형태로 발생되고, 이러한 불량은 알루미늄 배선의 단면적으로부터 충분한 수의 알루미늄 원자가 국부적으로 부족하게 될 때 발생되며, 이로 인하여 전기적 불연속이 형성된다. 이런 형태의 결함은 전자 바람의 힘(force)이 없이도 일어나게 되고, 알루미늄 배선은 기계적인 스트레스를 받게된다. 또 다른 형태로는, 하나 혹은 그 이상의 지역으로부터 부족하게 되는 알루미늄 원자가 축적되어, 휘스커(whisker), 돌기(extrusion), 힐록(hillock)등이 국부적으로 형성되어 쇼트가 발생된다. 이는 알루미늄 배선의 압축되거나, 플럭스 다이버전스(flux divergence)의 사이트(site)에 있을 때, 알루미늄 원자가 축적됨으로써, 힐록이 발생된다. 즉, 알루미늄 배선이 압축 스트레스하에 있을때에, 휘스커 또는 익스트르션과 같은 현상이 발생된다. 또한, 플럭스 다이버젼스의 사이트에 설정되었다면, 동공이 성장하기 위하여 연속적인 베컨시(vacancy) 플럭스 다이버젼스가 필요하게 된다. 제한된 단면적을 갖는 알루미늄 배선의 경우에 있어서, 동공 성장은 국부적인 막의 온도를 증가시켜, 동공 성장을 가속시키는 전류 밀집(current crowding) 현상을 일으키게 된다.
따라서, 비아, 콘택 홀의 크기가 0.5㎛ 이하로 축소되는 다층 금속 배선의 구조에서, 특히 에스펙트비가 1.8 이상인 경우에는, 금속 배선간의 수직 연결용 비아 콘택 기술로, 알루미늄 스퍼터링 방법이 부적절하다.
이러한 알루미늄이 가지고 있는 문제점을 해소하기 위하여, 종래에는 콘택홀 내부에 전자 이동 현상이 비교적 적으면서, 콘택홀 매립 특성이 우수한 텅스텐을 매립하는 플러그 기술이 제안되었다.
이 기술은, 도 1에 도시된 바와 같이, 도전 영역(2)을 구비한 반도체 기판(1) 상부에 평탄화 산화막(3)을 소정 두께로 증착한다. 이어서, 도전 영역(2)의 소정 부분이 노출되도록, 예를들어, 2개의 콘택홀을 형성한다. 그후, 콘택홀의 내벽부에는 전자 이동 또는 스트레스가 소자내로 인가되는 것을 감소하도록, Ti/TiN막과 같은 장벽 금속막(4)을 피복한다. 콘택홀내에, 화학 기상 증착 방식에 의하여, 텅스텐 플러그(5)를 형성한다. 이때, 텅스텐 금속은 매립 특성이 우수하여, 콘택홀내에 용이하게 매립되어, 결과물 표면은 평탄하여 진다. 그리고나서, 텅스텐 플러그(5) 및 산화막(3) 상부에 금속 배선용 금속막을 증착하고, 소정 부분 패터닝하여, 금속 배선막(6)을 형성한다.
그러나, 상기와 같은 텅스텐 플러그를 포함하는 금속 배선 형성 방법은 다음과 같은 문제점을 갖는다.
즉, 상기 텅스텐 플러그과 접촉되도록 금속 배선을 형성하는 공정은 일반적으로 포토리소그라피 공정에 의하여 마스크를 형성한 후, 이 마스크의 형태로 금속 배선을 식각하여, 금속 배선을 형성한다. 그러나, 상기의 포토리소그라피 공정시, 노광 장비의 불안정에 의하여 도 1에 도시된 바와 같이, 마스크가 약간 오정렬이 발생될 수 있다. 이로 인하여, 텅스텐 플러그와 금속 배선간의 접촉하는 면적이 변화되어, 접촉 저항이 증가된다.
따라서, 본 발명은, 포토리소그라피 공정이 약간의 오정렬이 발생되더라도, 접촉 저항을 증가시키지 않는 플러그 금속막을 포함하는 반도체 소자의 금속 배선 형성방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 도전 영역
13 : 산화막 14 : 장벽 금속막
15 : 텅스텐 플러그 16 : 접촉 금속막
17 : 알루미늄 합금막 18 : 난반사 방지막
19 : 마스크 패턴 20 : 스페이서용 절연막
21 : 스페이서
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 도전 영역을 구비한 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상부에 평탄화된 산화막을 형성하는 단계와, 상기 도전 영역이 노출되도록 상기 산화막을 소정 부분 식각하여, 콘택홀을 형성하는 단계와, 상기 콘택홀내부에 플러그 금속막을 형성하는 단계와, 상기 플러그 금속막 상부 및 산화막 상부에 금속막을 증착하는 단계와, 상기 금속막 상부에 금속 배선 형성용 마스크를 형성하는 단계와, 상기 마스크를 이용하여, 금속막을 소정 두께만큼 남도록 식각하는 단계와, 상기 금속막 상부에 절연막을 증착하는 단계와, 상기 절연막을 금속막 표면이 노출되도록 비등방성 식각하여, 일부 식각되어진 금속막의 측부에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 하여, 노출된 금속막을 식각하는 단계를 포함하며, 상기 마스크를 형성하는 단계시 오정렬이 발생될 수 있으며, 상기 절연막의 두께는 오정렬이 발생된 거리보다 두껍게 형성하는 것을 특징으로 한다.
본 발명에 의하면, 금속 배선 형성시, 알루미늄 합금막을 전체 두께의 소정 두께만을 식각한다음, 식각이 이루어진 부분에 오정렬을 수용할 수 있을만큼의 폭을 갖는 스페이서를 형성한다음, 이를 마스크로 이용하여 금속 배선을 패터닝한다. 이에 따라, 금속 배선 형성용 마스크가 오정렬이 발생되더라도, 스페이서에 의하여 오정렬이 발생된 부분을 충분히 수용하여, 금속 배선과 텅스텐 플러그 접촉되는 면적은 변화되지 않는다. 그러므로, 금속 배선의 접촉 저항이 감소된다. 따라서, 금속 배선 신뢰성이 개선된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 플러그 금속막을 포함하는 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 도전 영역(12)을 포함하는 반도체 기판(11)이 준비된다. 여기서, 도전 영역(12)은 접합 영역, 게이트 전극, 제 1 금속 배선등이 될 수 있으며, 본 실시예는 도전 영역(12)을 접합 영역으로 예를들어 설명한다. 반도체 기판(11) 상부에 층간 절연용 산화막(13)을 형성한다. 이때, 층간 절연용 산화막(13)은 저압 기상(LPCVD)-TEOS막, BPSG막, 오존-BPSG막, 오존-TEOS막, PE-TEOS막, PSG막, SOG막. 과잉 실리콘(silicon rich)산화막, 질산화막 중 하나 또는 이들중 두 개 이상의 박막이 조합된 막이 이용된다. 아울러, 이들막은 평탄화를 도모하기 위하여, 실리카 슬러리를 사용한 화학 기계적 연마법, 또는 CF4/CHF3가스의 화학 반응에 의하여 에치백된다. 그후, 도전 영역이 노출되도록, 산화막(13)을 소정 부분 식각하여, 예를들어, 2개의 콘택홀을 형성한다. 콘택홀 내벽에 250 내지 350Å 두께의 Ti막과, 650 내지 750Å 두께의 TiN막으로 된 장벽 금속막(14)을 피복한다. 그후, 400 내지 450℃의 온도에서 WF6가스와 SiH4가스로서, 전면성 텅스텐 금속막을 4000 내지 6000Å 두께로 화학 기상 증착법에 의하여 형성한다. 이어서, 이 전면성 텅스텐막을 SF6/Ar 가스에 의하여 비등방성 식각하여, 플러그 금속막 즉, 텅스텐 플러그(15)를 형성한다.
그리고나서, 도 2b에 도시된 바와 같이, 텅스텐 플러그(15) 및 산화막(13) 상부에는 이후 형성될 알루미늄막과 텅스텐 플러그(15)간의 접착 특성을 강화하기 위하여, 300 내지 1000Å 두께의 Ti과 같은 접촉 금속막(16)을 증착한다. 그후, 그 상부에 인 시튜(in-situ) 방식에 의하여 5000 내지 8000Å두께의 알루미늄 합금막(17)을 형성한다. 이 알루미늄 합금막(17)으로는, Al-0.5%Cu막, Al-1%Si-0.5%Cu막, Al-1%Si막중 하나가 이용된다. 그후, 알루미늄 합금막(17) 상부에 알루미늄의 난반사를 방지하기 위하여, 질산화막과 같은 난반사 방지막(18)을 알루미늄 합금막 두께의 10 내지 20% 정도 예를들어, 500 내지 1600Å 정도로 증착한다. 그리고나서, 난반사 방지막(18) 상부에 금속 배선용 마스크 패턴(19)을 공지의 포토리소그라피 공정에 의하여 형성한다. 이때, 마스크 패턴(19)은 종래와 같이 노광 장비의 불안정으로 인하여 다소 오정렬이 발생될 수 있다. 여기서, 미설명 부호 d는 마스크 패턴이 오정렬이 발생되는 거리이다. 즉, 상기 마스크 패턴은 콘택홀을 포함할 수 있도록 형성되어야 하나, 포토리소그라피 공정시 약간의 오정렬로 일측으로 치우치게 형성될 수 있다. 이 마스크 패턴(19)을 이용하여, 노출된 난반사 방지막(18)과 알루미늄 합금막(17)을 BCl3, Cl2가스에 의하여 패터닝한다. 이때, 노출된 난반사 방지막(18)은 모두 식각되고, 알루미늄 합금막(17)은, 전체 알루미늄 합금막(17)의 두께의 2분의 1 내지는 4분의 3만큼 식각되도록 한다. 또한, 상기 난반사 방지막(18)을 500 내지 1600Å 정도로 비교적 두껍게 형성하는 것은 다음과 같다. 즉, 1988년, wolf등에 의하여 IEEE/IRPS에 발표된 "Reliability prediction of MOS device: Exiperiments and model for charge build up and annealing" 논문에 기재된 바와 같이, 금속 배선을 식각하기 위한 플라즈마 전하 인가시, 플라즈마 전하는 금속 배선을 통하여 축적되어, 게이트 산화막내에 전하(trap charge)가 포획되고, 이 포획 전하가 게이트 산화막의 파괴 전압을 떨어뜨려, 반도체 소자의 특성 및 신뢰성을 악화시키는 안테나 현상을 방지하기 위함이다. 또한, 이후에 형성되어질 금속 배선의 측벽에 산화막 스페이서의 형성시 알루미늄 합금막에 가해지는 플라즈마 손상을 방지하기 위함이다.
그 다음으로, 도 2c에서와 같이, 감광막 패턴(19)을 공지의 방법으로 제거하고, 스페이서용 절연막(20) 예를들어, PE-TEOS 산화막 또는 과잉 실리콘 산화막을 소정 두께, 바람직하게는, 오정렬이 발생된 거리 d보다 약 300 내지 500Å 정도 더 두껍게 형성된다.
그후, 난반사 방지막(18)을 식각 정지층으로 하여, 상기 난반사 방지막(18)이 노출되도록 상기 스페이서용 절연막(20)을 CF4또는 C2F6가스를 이용하여 비등방성 전면 식각한다. 이에 따라, 소정 부분 패터닝이 된 난반사 방지막(18) 및 알루미늄 합금막(17)의 측벽에 도 2d에 도시된 바와 같이, 스페이서(21)가 형성된다.
그리고나서, 도 2e에 도시된 바와 같이, 스페이서(21)을 마스크로 하여, 노출된 알루미늄 합금막(17)을 패터닝하여, 금속 배선을 형성한다.
이와같은 본 발명은, 스페이서(21)의 폭이 오정렬이 발생된 거리 보다 더 넓은 폭을 가짐으로써, 본 발명에 따른 금속 배선은 상기 금속 배선용 마스크(19)의 폭보다는 더 넓은 폭을 갖게 된다. 따라서, 오정렬이 발생되더라도, 금속 배선이 오정렬을 수용할 수 있을 만큼의 폭을 지니므로, 금속 배선과 텅스텐 플러그(15)가 접촉되는 면적은 변하지 않게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 금속 배선 형성시, 알루미늄 합금막을 전체 두께의 소정 두께만을 식각한다음, 식각이 이루어진 부분에 오정렬을 수용할 수 있을만큼의 폭을 갖는 스페이서를 형성한다음, 이를 마스크로 이용하여 금속 배선을 패터닝한다. 이에 따라, 금속 배선 형성용 마스크가 오정렬이 발생되더라도, 스페이서에 의하여 오정렬이 발생된 부분을 충분히 수용하여, 금속 배선과 텅스텐 플러그 접촉되는 면적은 변화되지 않는다. 그러므로, 금속 배선의 접촉 저항이 감소된다. 따라서, 금속 배선 신뢰성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (14)

  1. 도전 영역을 구비한 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 평탄화된 산화막을 형성하는 단계;
    상기 도전 영역의 소정 부분이 노출되도록 상기 산화막을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀내부에 플러그 금속막을 형성하는 단계;
    상기 플러그 금속막 상부 및 산화막 상부에 금속막을 증착하는 단계;
    상기 금속막 상부에 금속 배선 형성용 마스크를 형성하는 단계;
    상기 마스크를 이용하여, 금속막을 소정 두께만큼 남도록 식각하는 단계;
    상기 금속막 상부에 절연막을 증착하는 단계;
    상기 절연막을 금속막 표면이 노출되도록 비등방성 식각하여, 일부 식각되어진 금속막의 측부에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 하여, 노출된 금속막을 식각하는 단계를 포함하며, 상기 마스크를 형성하는 단계시 오정렬이 발생될 수 있으며, 상기 절연막의 두께는 오정렬이 발생된 거리보다 두껍게 형성하는 것을 특징으로 하는 플러그 금속막을 구비하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서, 상기 평탄화된 산화막을 형성하는 단계는, 저압 기상(LPCVD)-TEOS막, BPSG막, 오존-BPSG막, 오존-TEOS막, PE-TEOS막, PSG막, SOG막. 과잉 실리콘(silicon rich)산화막, 질산화막 중 하나 또는 이들중 두 개 이상의 박막이 조합된 막을 증착하는 단계; 상기 선택되는 막을 화학 기계적 연마 또는 에치백하는 평탄화 단계를 포함하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  3. 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계와, 상기 플러그 금속막을 형성하는 단계사이에, 상기 콘택홀 내벽에 장벽 금속막을 더 형성하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  4. 제 3 항에 있어서, 상기 장벽 금속막은 Ti막과 TiN 금속막인 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  5. 제 1 항에 있어서, 상기 플러그 금속막을 형성하는 단계는, 텅스텐 금속막을 상기 콘택홀이 충분이 메꾸어 질정도로 증착하는 단계; 상기 텅스텐 금속막을 상기 산화막이 노출되도록 비등방성 식각하는 단계를 포함하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  6. 제 5 항에 있어서, 상기 텅스텐 금속막은, 400 내지 450℃의 온도에서, WF6가스와 SiH4가스에 의하여, 전면성 텅스텐 금속막을 화학 기상 증착법에 의하여, 4000 내지 6000Å 두께로 형성하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  7. 제 1 항에 있어서, 상기 금속막을 증착하는 단계는, 상기 플러그 금속막 및 산화막 상부에 접촉 금속막을 증착하는 단계; 상기 접촉 금속막 상부에 알루미늄 합금막을 증착하는 단계; 상기 알루미늄 합금막 상부에 난반사 방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  8. 제 7 항에 있어서, 상기 접촉 금속막은 Ti 금속막인 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  9. 제 7 항에 있어서, 상기 알루미늄 합금막은 Al-0.5%Cu, Al-1%Si-0.5%Cu, Al-1%Si중 하나의 막인 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  10. 제 7 항에 있어서, 상기 난반사 방지막은 질산화막인 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  11. 제 10 항에 있어서, 상기 난반사 방지막은, 상기 알루미늄 합금막 두께의 10 내지 20% 정도의 두께로 증착되는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  12. 제 7 항에 있어서, 상기 마스크 패턴을 이용하여, 상기 금속막을 패터닝하는 단계는, 상기 노출된 난반사 방지막은 모두 제거하고, 상기 알루미늄 합금막은 그 두께의 2분의 1 내지는 4분의 3만큼의 두께를 식각하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  13. 제 7 항에 있어서, 상기 스페이서를 형성하는 단계에서, 상기 절연막은 상기 금속막의 난반사 방지막이 노출되도록 비등방성 식각하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
  14. 제 1 항에 있어서, 상기 절연막은 오정렬의 발생된 거리 보다 약 300 내지 500Å 정도 더 두껍게 증착하는 것을 특징으로 하는 플러그 금속막을 구비한 반도체 소자의 금속 배선 형성방법.
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