KR100367137B1 - 무경계비어(via)를갖는집적회로 - Google Patents

무경계비어(via)를갖는집적회로 Download PDF

Info

Publication number
KR100367137B1
KR100367137B1 KR1019960035287A KR19960035287A KR100367137B1 KR 100367137 B1 KR100367137 B1 KR 100367137B1 KR 1019960035287 A KR1019960035287 A KR 1019960035287A KR 19960035287 A KR19960035287 A KR 19960035287A KR 100367137 B1 KR100367137 B1 KR 100367137B1
Authority
KR
South Korea
Prior art keywords
layer
metal
protective
etch stop
boundary
Prior art date
Application number
KR1019960035287A
Other languages
English (en)
Other versions
KR970013181A (ko
Inventor
웨이-밍 청 헨리
Original Assignee
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 내셔널 세미콘덕터 코포레이션 filed Critical 내셔널 세미콘덕터 코포레이션
Publication of KR970013181A publication Critical patent/KR970013181A/ko
Application granted granted Critical
Publication of KR100367137B1 publication Critical patent/KR100367137B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본원에는 비어(via)가 금속 선과 오정렬되는 경우라도 금속에 의해 에워싸여져 있지 않고 덮여져 있지 않은 비어의 일부분이 에치 스톱 스페이서에 의해 에워 싸여지고 덮여지는, 반도체 디바이스의 상호접속 층 형성 방법이 개시되어 있다. 기저 층은, 플러그 재료로 충전되는 트렌치가 내부에 형성된 유전체 층을 포함한다. 상기 기저 층은 상기 유전체 층상에 형성된 장벽 층을 더 포함한다. 이 같은 경계 층의 표면상에는 금속 층이 형성되며, 상기 금속 층의 표면상에는 보호 층이 형성된다. 상기 보호 층과 상기 금속 층을 패터닝하여 상기 경계 층의 표면상에 복합 보호/금속 선이 형성되게 한다. 상기 복합 보호/금속 선의 형상과 실질적으로 부합하도록 형성된 에치 스톱 층은 상기 복합 보호/금속 선의 측벽 부분과 부합하는 에치 스톱 스페이서를 포함한다. 상기 에치 스톱 층 중 선택된 부분들을 제거하여 상기 복합 보호/금속 선의 보호 표면 및 상기 경계 층의 부분들이 노출되게 하지만, 상기 에치 스톱 스페이서는 남아 있게 한다. 상기 에치 스톱 스페이서 사이의 경계 층의 부분들은 제거된다. 상기 복합 보호/금속 선을 도포하여 상기 복합 보호/금속 선상에 확장하는 비어 유전체 층을 형성한다. 상기 복합 보호/금속 선상의 비어 유전체 층의 일부분을 제거하여, 상기 복합 보호/금속 선의 보호 표면 중 일부분이 노출되게 한다. 최종적으로, 상기 복합 보호/금속 선으로 부터의 보호 표면 중 일부분을 제거하여, 상기 복합 보호/금속 선의 금속 부분만이 남아 있게 한다.

Description

무경계 비어(via)를 갖는 집적 회로{INTEGRATED CIRCUITS WITH BORDERLESS VIAS}
기술분야
본 발명은 집적 회로에 관한 것이며, 구체적으로 설명하면, 무경계 비어(borderless via)를 갖는 집적 회로에 관한 것이다.
배경기술
집적 회로는, 얇고 폴리싱 처리된, 대개는 실리콘인 고-순도의 단결정 반도체의 슬라이스로부터 제조된다. (디바이스를 구성하는) 접합부는 그같은 반도체 슬라이스의 필드 산화물 부분 사이에 형성된다. 도전체 층을 이루는 금속 선은 디바이스간에 필요한 전기적 접속을 제공한다. 상기 도전체 층 사이에는 유전체(즉, 절연 분리) 층을 형성하여 금속 선이 서로 분리되게 한다. 서로 다른 도전체 층의 상호접속부를 연결시키도록 상기 유전체 층을 통해 도전 경로를 제공하는 것이 비어(via)이다.
도1은 종래의 상호접속 구조를 갖는 집적 회로의 일부분(100)에 대한 사시도 이고, 도2는 도1에 도시된 집적 회로 부분(100)에 대한 단면도이며, 도3은 도1 및 도2에 도시된 집적 회로 부분(100)에 대한 평면도이다.
집적 회로 부분(100)에 있어서, 2개의 "하부 금속" 스트립(102a,102b)은 하부 층에 형성되고, 2개의 "상부 금속" 스트립(104a,104b)은 하부 금속 스트립(102a,102b)과 직각을 이루어 형성된다. 유전체 층(108)을 통한 비어는 "상부 금속" 스트립을 "하부 금속" 스트립에 연결시킨다. 도1 내지 도3에 도시된 집적 회로 부분(100)에 있어서, 비어(106aa)는 하부 금속 스트립(102a)을 상부 금속 스트립(104a)에 연결시키며, 비어(106ab)는 하부 금속 스트립(102a)을 상부 금속 스트립(104b)개 연결시키고, 비어(106ba)는 하부 금속 스트립(102b)을 상부 금속 스트립(104a)에 연결시키며, 그리고 비어(106bb)는 하부 금속 스트립(102b)을 상부 금속 스트립 (104b)에 연결시킨다.
도1 내지 도3으로부터 알 수 있는 바와 같이, 종래의 상호접속 구조를 갖는 집적 회로 부분(100)에 있어서, 각각의 비어는 각각의 비어상의 상부 금속 스트립에 의해 완전히 도포되어 각각의 비어 위의 상부 금속 스트립에 의해 경계지워지며(중첩), 또한 각각의 비어는 각각의 비어 아래의 하부 금속 스트립에 의해 완전히 에워싸여져서 각각의 비어 아래의 하부 금속 스트립에 의해 경계지워진다(포위). 비어 경계 부분은 상호접속 오정렬 및 기타 공정 변화에 대한 허용 오차를 제공한다, 즉, 비어의 형성시, 비어가 연결하려는 하부 금속 스트립에 의해 비어가 완전히 경계지워져 있지 않은 경우, 상부 금속 층으로부터 하부 금속 층을 절연 분리시키는 유전체 층은 비어의 에칭시 부식된다. 극단적인 경우에는, 심지어 디바이스까지도 부식될 수 있다. 더군다나, 비어가 연결하려는 상부 금속 스트립에 의해 비어가 경계지워져 있지 않은 경우, 비어 라이너는 상부 금속의 에칭시 부식될 수 있다.
종래의 상호접속 구조에서 필요한 비어 경계 부분이 제거될 수 있다면, 집적 밀도가 증가될 수 있다. 예를 들어, 종래의 경계 비어 구조에 있어서, 비어의 크기가 0.5㎛인 경우, 잠재적인 비어 오정렬로부터 보호하는 데 필요한 경계 부분은 적어도 0.15㎛일 필요가 있다. 따라서, 경계 비어가 있는 경우, 금속 선폭은 비어의 크기에 2배의 비어 경계 부분을 더한 값인 0.8㎛이어야 한다. 특정 높이에서의 금속 선간의 간격이 0.5㎛인 경우, 금속 피치(선폭+간격)는 서로에 대하여 직각을 이루면서 뻗어 있는 하부 및 상부 금속에 대하여 1.3㎛이다.
본 발명의 목적은 비어가 금속 선과 오정렬되는 경우라도, 금속에 의해 에워 싸여져 있지 않은 비어의 일부가 에치 스톱 스페이서에 의해 에워싸여지는 반도체 디바이스의 상호접속 층 형성 방법을 제공하는 것이다.
도1은 종래의 상호접속 구조를 갖는 집적 회로의 일부분에 대한 사시도.
도2는 도1에 도시된 집적 회로 부분에 대한 단면도.
도3은 도1 및 도2에 도시된 집적 회로 부분에 대한 평면도.
도4는 종래의 공정에 의해 제조된 종래의 기저 층을 포함하는 집적 회로 부분을 단면으로 도시한 도면.
도5는 하부 금속 층의 형성 시점에 이르기까지 종래 방식으로 제조한 후와 하부 금속 층상에 보호 층을 형성하도록 본 발명에 따라 제조한 후의 도4의 집적 회로 부분을 도시한 도면.
도6 내지 도12는 본 발명의 제1 실시예에 따라 제조한 후의 집적 회로 부분을 도시한 도면으로서,
도6은 보호 층 및 하부 금속 층을 패터닝하여 복합 보호/금속 선이 형성되게 한 후의 도5의 집적 회로 부분을 도시한 도면이고,
도7은 에치 스톱 층을 장벽 층의 표면상에 형성하여, 상기 에치 스톱 층이 복합 보호/금속 선 중 최소한 하나의 선의 형상과 실질적으로 부합되게 한 후의 도6의 집적 회로 부분을 도시한 도면이며, 상기 에치 스톱 층은 상기 복합 보호/금속 선 중 최소한 하나의 선의 측벽 부분상에 에치 스톱 스페이서를 포함하고,
도8은 에치 스톱 층 중 선택된 부분들을 제거하여, 에치 스톱 스페이서가 남아 있게 한 후의 도7의 집적 회로 부분을 도시한 도면이며,
도9는 에치 스톱 스페이서 사이의 경계 층의 부분들을 제거한 후의 도8의 집적 회로 부분을 도시한 도면이고,
도10은 금속 선상의 비어 유전체 층내에 비어 홀 트렌치를 형성한 후의 도9의 집적 회로 부분을 도시한 도면이며,
도11은 비어 홀 트렌치의 내벽에 플러그 라이너를 부착하고 그 내부에 플러그를 충전한 후의 도10의 집적 회로 부분을 도시한 도면이고,
도12는 비어 및 비어 유전체상에 또 다른 장벽 층을 형성하고, 상기 장벽 층상에 금속 선을 형성하며, 그리고 에치 스톱 스페이서를 형성한 후의 도11의 집적 회로 부분을 도시한 도면이다.
도13은 종래 방법으로 상호접속부를 내부에 형성한 집적 회로 부분을 도시한 도면.
도14 내지 도19는 본 발명의 제2 실시예에 따라 제조한 후의 집적 회로 부분을 도시한 도면으로서,
도14는 보호 층, 하부 금속 층, 및 기저 층을 패터닝하여 복합 보호/금속/기저 선이 형성되게 한 후의 도5의 집적 회로 부분을 도시한 도면이고,
도15는 장벽 층의 표면상에 에치 스톱 층을 형성하여 상기 에치 스톱 층이 복합 보호/금속/기저 선의 형상과 실질적으로 부합되게 한 후의 도14의 집적 회로부분을 도시한 도면이며, 상기 에치 스톱 층은 상기 복합 보호/금속/기저 선의 측벽 부부상에 에치 스톱 스페이서를 포함하고,
도16은 에치 스톱 층 중 선택된 부분들을 제거하여, 에치 스톱 스페이서가 남아 있게 한 후의 도15의 집적 회로 부분을 도시한 도면이며,
도17은 금속 선상의 비어 유전체 층내에 비어 홀 트렌치를 형성한 후의 도16의 집적 회로 부분을 도시한 도면이고,
도18은 비어 홀 트렌치의 내벽에 플러그 라이너를 부착하고 그 내부에 플러그를 충전한 후의 도17의 집적 회로 부분을 도시한 도면이며,
도19는 비어 및 비어 유전체상에 또 다른 장벽 층을 형성하고, 상기 장벽 층상에 금속 선을 형성하며, 그리고 에치 스톱 스페이서를 형성한 후의 도18의 집적 회로 부분을 도시한 도면이다.
본 발명은 비어가 금속 선과 오정렬되는 경우라도, 금속에 의해 에워싸여져 있는 않은 비어의 일부가 에치 스톱 스페이서에 의해 에워싸여지는 반도체 디바이스의 상호접속 층 형성 방법이다.
기저 층은, 플러그 재료로 충전되는 홀(hole)이 내부에 형성된 유전체 층을 포함한다. 상기 기저 층은 상기 유전체 층상에 형성된 장벽 층을 더 포함한다.
제1 실시예에 있어서는, 금속 층을 경계 층의 표면상에 형성하고, 상기 금속 층의 표면상에 보호 층을 형성한다. 상기 보호 층과 상기 금속 층을 패터닝하여 경계 층의 표면상에 복합 보호/금속 선이 형성되게 한다. 변형적으로는, 상기 보호층, 상기 금속 층, 및 상기 경계 층을 패터닝하여 유전체 층의 표면상에 복합 보호/금속/경계 선이 형성되게 한다.
상기 복합 보호/금속 선의 형상과 실질적으로 부합하는 에치 스톱 층이 형성된다. 상기 에치 스톱 층 중 선택된 부분들을 제거하여, 금속 선의 측벽과 부합하도록 에치 스톱 스페이서는 남아 있게 하면서, 상기 복합 보호/금속 선의 보호 표면 및 경계 층의 부분들은 노출되게 한다. 제2 실시예에 있어서는, 상기 에치 스톱 스페이서간의 경계 층의 부분도 또한 이때 제거한다.
복합 보호/금속 선을 도포하여 그 복합 보호/금속 선상에 확장하는 비어 유전체 층이 형성된다. 상기 복합 보호/금속 선상의 비어 유전체 층의 일부를 제거하여, 상기 복합 보호/금속 선의 보호 표면의 일부가 노출되게 한다. 최종적으로는, 상기 복합 보호/금속 선으로부터(또는, 변형 실시예에 있어서는, 복합 보호/금속/경계 선으로부터)의 보호 표면의 일부를 제거한다.
본 발명의 특징과 이점은 본 발명의 원리를 이용하는 예시적인 실시예를 설명하는 이하의 상세한 설명과 첨부 도면을 참조하면 잘 이해할 수 있을 것이다.
실시예
지금부터 본 발명에 따른 무경계 상호접속 구조의 제조 방법과 아울러, 무경계 상호접속 구조 자체를 설명하기로 한다.
도4는 종래의 공정에 의해 제조된 종래의 기저 층(202)을 포함하는 집적 회로 부분(200)을 단면으로 도시한 것이다. 상기 기저 층은 도4에 도시된, 적어도 하나의 트렌치(또는 접점)(206)를 갖는 유전체 층(204)을 포함하고, 상기 트렌치(206)는, 예를 들어, 반도체 필드 산화물 층(208)상에서, 실리콘상에 형성된 폴리실리콘(폴리(poly))에 대한 접점이다. 상기 트렌치(206)의 내벽에는 플러그 라이너(210)가 부착되어 있다. 상기 기저 층(202)은 장벽 층을 더 포함하며, 상기 장벽 층은 접점 유전체 층(204)을 도포하는 플러그 라이너(210)의 일부분이다. 상기 트렌치(206)는 플러그 재료(212)로 충전된다. 예를 들어, 도4에서의 접점(206)의 내벽에는 복합 스퍼터링된 티타늄("Ti")/스퍼터링된 질화 티타늄("TiNx") 층, 복합 스퍼터링된 Ti/스퍼터링된 티타늄-텅스텐("TiW") 층, 복합 스퍼터링된 Ti/스퍼터링된 텅스텐("W") 층, 단일 스퍼터링된 W 층, 복합 스퍼터링된 Ti/화학적 증착된 질화 티타늄("CVD TiNx") 층, 또는 복합 CVD Ti/CVD TiNx 층이 부착될 수 있다. 상기 접점은, 예를 들어, 화학적 증착된 텅스텐(CVD W)으로 충전될 수 있다. 필요한 경우에는, 블랭킷 에치백 또는 화학적-기계적 폴리싱 처리 공정을 사용하여 플러그홀(212) 외측의 플러그 재료가 제거되게 함으로써, 플러그 재료가 플러그 홀(212)내에만 남아 있게 할 수 있다.
도5는 또한 도4의 집적 회로 부분(200)을 도시한 것이다. 도5에 도시된 바와 같이, 기저 층의 장벽 층은 제2 층(214)을 더 포함한다. (이하의 설명에서는, 장벽 층을 참조 번호(210+214)로 지칭하기로 한다.) 상기 장벽 층(210+214)의 제2층(214)용으로 사용되는 가장 일반적인 재료는 복합 층으로 된 Ti 및 TiNx 막이다. 그러나, 얇은 스퍼터 증착된 TiW 또는 W 막과 같은 다른 재료가 또한 TiNx 대신에 사용될 수 있다.
이하 설명되겠지만, 도5는 하부 금속 층의 형성 시점에 이르기까지 종래 방식으로 제조한 후의 집적 회로 부분(200)을 도시한 것이다. 하부 금속 층(216)은 기초 층(218)과, 선택적으로는 반사 방지 피막(anti-reflection coating:"ARC";220)을 포함한다. 그러한 기초 층으로서는, 알루미늄을 주성분으로 하는 합금(예를 들어, Al-0.5%Cu 또는 Al-1%Si-0.5%Cu)의 박막이 사용될 수 있다.
상기 ARC는, 예를 들어, TiNx일 수 있다. 상기 ARC는, 이것이 존재할 경우, 포토-리도그래피의 효율을 개선시킨다.
도5에 도시된 집적 회로 부분(200)을 본 발명에 따라 추가적으로 처리하여, 하부 금속 층(216)상에 보호 층(222)이 형성되게 한다. 상기 보호 층(222)은, 예를 들어, 하부 금속 층(216)상에 플라즈마 증강된 테트라에틸 오르토실란(plasma-enhanced Tetraethyl Orthosilane:"PE-TEOS") 산화물을 증착함으로써 형성된 산화층일 수 있다. 이 경우에는, 이하에서 도7을 참조하여 설명되겠지만, 그같은 보호용 산화물의 두께는 플라즈마 증강된 화학적 증착 질화 실리콘(plasma-enhanced chemical vapor deposition silicon nitride:"PECVD 질화 실리콘")-산화물 에치 선택도와 관련이 있다.
도6은 보호 층(222)과 하부 금속 층(216)을 패터닝하여 경계 층(210+214)의 표면상에 적어도 하나의 복합 보호/금속 선(도6에는 4개의 복합 보호/금속 선(224a-224d)이 도시됨)이 형성되게 한 후의 집적 회로 부분(200)을 도시한 것이다. 그같은 패터닝은, 예를 들어, 하부 금속 마스크 단계 및 하부 금속 에치 단계를 포함할 수 있다.
하부 금속 마스크 단계에 있어서는, 집적 회로 부분(200)의 보호용 산화물 층(222)상에 포토-레지스트를 회전도포(spin)한다. 그런 다음, 포토-리도그래피 기법을 사용하여 포토-레지스트에 원하는 상호접속 패턴이 생성되게 한다.
하부 금속 에치 단계에 있어서는, 먼저 이방성 불소를 주성분으로 하는 에치 화학 약품으로 보호용 산화 실리콘을 에칭하여 노광된 포토-레지스트 하부의 보호용 산화 실리콘의 일부분이 제거되게 한다. 그런 다음에는, 이방성 염소를 주성분으로 하는 에치 화학 약품으로 금속을 에칭한다. 예를 들면, 광학 스펙트로스코피(optical spectroscopy) 또는 DC 바이어스(DC bias)와 같은 종점 검출법(endpoint detection method)을 사용하는 경우에는, 장벽 층(210+214)의 상부에서나 또는 그 내부에서 하부 금속 에치가 정지된다.
본 발명의 제1 실시예에 있어서, 금속 에치 단계에서는 장벽 층(210+214)의 제2 층(214)이 완전히 에칭되지 않으며, 이 시점에서 하부 금속 형성 공정은 아직완료된 상태가 아니다. 그러나, 본 발명에 따른 변형 실시예에 있어서는, 금속 에치 단계에서 에치 화학 약품을 사용하여, 장벽 층(210+214)의 제2 층(214)을 완전히 에칭하지만, 그같은 에치 화학 약품이 상기 장벽 층의 플러그 라이너(210)를 완전히 에칭하지 않게 한다. 따라서, 비록 금속 선이 플러그에 오정렬되는 경우라도, 플러그 자체는 에칭되지 않게 됨으로써, 중첩에 대한 필요성이 없어진다. 예를 들어, 플러그 라이너(210)가 W를 주성분으로 한 재료이고 에치 화학 약품이 염소를 주성분으로 한 에치 화학 약품인 경우, 상기 플러그 라이너는 완전히 에칭되지 않는다. (도14는 변형 실시예에 따라 하부 금속 형성까지 제조한 후의 집적 회로 부분(200': 변형 실시예의 경우, 집적 회로 부분(200)이 참조 번호(200')로 달리 지칭됨)을 도시한 것이다.)
도7은 장벽 층(214)의 표면상에 에치 스톱 층(226)을 형성한 후의 집적 회로 부분(200)을 도시한 것이다. (도15는 접점 유전체의 표면상에 에치 스톱 층(226)을 형성한 후의 집적 회로 부분(200')을 도시한 것이다.) 에치 스톱 층(226)은 복합 보호/금속 선(224a-224d)의 형상과 실질적으로 부합하는 결과로 상기 복합 보호/금속 선의 측벽 부분상에 에치 스톱 스페이서(228aa-228db)를 포함한다. 상기 에치 스톱 층(226)은, 예를 들어, 플라즈마 증강된 화학적 증착법에 의해 증착된 질화 실리콘 ("PECVD 질화 실리콘") 막일 수 있다. 도8에 관하여 설명되겠지만, PECVD 질화 실리콘은 바람직한 특성이 2가지 존재한다. 첫번째 특성으로는, 1 또는 그 이상의 PECVD 질화 실리콘-산화 실리콘 에치 선택도가 공정 파라미터를 최적화시킴으로써 불소를 주성분으로 한 플라즈마 에치 화학 약품으로 이루어질 수 있다는 점이고, 두번째 특성으로는, 상당히 큰 산화 실리콘-질화 실리콘 선택도가 또한 유사한 최적화에 의해 동일한 에치 화학 약품으로 이루어질 수 있다는 점이다.
또한 도7을 참조하면, 에치 스톱 층(226)은, 하부 금속 선(224a-224d)의 측면상의 유효 범위가 적어도 하부 금속 및 접점에 대한 잠재적인 비어 오정렬 만큼 큰 두께를 갖게 한다. 바꾸어 말하면, 에치 스톱 층(226)은, 에치 스톱 스페이서(228aa-228db)의 두께가 적어도, 종래의 상호접속부 제조 공정에서 사용된 비어 중첩 및 포위, 및 접점 중첩 만큼 두꺼운 두께를 갖게 한다. 더군다나, 에치 스톱 재료는 금속 선(224a-224d)간의 간격에 비해 충분히 얇은 두께를 지니게 함으로써, 금속 선(224a-224d) 사이에 키 홀(key hole;쐐기 구멍)(즉, 유전체내의 간극)이 형성되지 않게 한다.
도8은 에치 스톱 층(226) 중 선택된 부분들을 제거하여 에치 스톱 스페이서(228aa-228db)가 남아 있게 한 후의 집적 회로 부분(200)을 도시한 것이다. (도16은 에치 스톱 층(226) 중 선택된 부분들을 제거하여 에치 스톱 스페이서(228aa-228db)가 남아 있게 한 후의 집적 회로 부분(200')을 도시한 것이다.) 예를 들어, 에치 스톱 재료가 PECVD 질화 실리콘인 경우, 불소를 주성분으로 한 플라즈마 에치를 사용하여, 상기 에치 스톱 스페이서(228aa-228ab)를 제외하고는, 하부 금속 선(224a-224d)의 상부 및 하부 금속 선(224a-224d) 사이에 있는 PECVD 질화 실리콘이 완전히 제거되게 한다. 상기 에치는 이방성인 것(상기 에치가 수직 방향으로만 에칭하는 것)이 바람직한 데, 이는 PECVD 질화 실리콘 에치 스톱 스페이서(228aa-228db)의 두께가 하부 금속 선(224a-224d)의 측벽상에 유지되게 하기 위함이다. 에치 플라즈마 화학 약품이, PECVD 질화 실리콘-산화 실리콘 및 PECVD 질화 실리콘-TiNx 선택도가 1 또는 그 이상이게 하는 에치 플라즈마 화학 약품인 경우, 에칭은 하부 금속 선(224a-224d)상의 보호용 산화물 층(222)에서 및 하부 금속 선(224a-224d) 사이의 장벽 층(214)에서 정지한다. 더군다나, 보호용 산화물 층(222)은, 에칭중에, PECVD 질화 실리콘 스페이서(228aa-228db)의 상부가 하부 금속 선(224a-224d)의 상부 표면상에 남아 있게 한다.
도9는, 예를 들면, 플라즈마 에치로 에치 스톱 스페이서(228aa-228db) 사이의 경계층의 부분들을 제거하여 하부 금속 선(224a-224d)이 서로 전기적으로 분리되게 한 후의 집적 회로 부분(200)을 도시한 것이다. (변형 실시예에 있어서는, 이같은 단계가 반드시 필요하지 않은 데, 그 이유는, 또한 경계 층의 노출된 부분들을 완전히 에칭하는 하부 금속 에치 단계 이후에는 하부 금속 선이 서로 전기적으로 분리되기 때문이다.)
도10은 하부 금속 선(224c)상에 오정렬된 비어(230)를 형성한 후의 집적 회로 부분(200)을 도시한 것이다. (도17은 하부 금속 선(224c)상에 비어(230)를 형성한 후의 집적 회로 부분(200')을 도시한 것이다.) 먼저, 하부 금속 선(224a-224d)을 덮어서 하부 금속 선(224a-224d)상에 확장하는 비어 유전체 층(232)을 형성한다. 다음으로는, 상호접속될 하부 금속 선인 하부 금속 선(224c)상의 비어 유전체 층(232)의 일부분을 제거하여 복합 보호/금속 선(224c)의 일부분이 노출되게 한다.
비어 유전체 층(232)은, 예를 들어, 스핀 온 글래스(spin on glass:"SOG") 또는 TEOS-오존 산화 실리콘과 같은 간극-충전 산화 실리콘을 증착함으로써 형성될수 있다. 선택적으로는, 상기 간극 충전 산화 실리콘을 증착한 후에, 이를, 블랭킷 플라즈마 에치백을 사용하여 선택된 하부 금속 선의 상부로부터 제거할 수 있다. 이때, SOG를 사용하여 하부 금속 선 사이의 간극이 충전되게 하는 경우, 상기 SOG는 고온에서 경화된다. 그리고 나서, 상기 갭-충전 산화 실리콘을, 예를 들어, PECVD TEOS 산화물 또는 실란 산화물로 덮는다. 그후, 화학적-기계적 폴리싱 처리 공정을 사용하여 표면이 평탄화되게 하는 것이 바람직스럽다.
그리고 나서, 비어 패턴을, 예를 들어, 포토-리도그래피 마스킹 기법으로 생성시킨다. 비어 에치를 사용하여 비어 유전체 층이 노출되는 비어 홀이 형성되게 한다. 상기 비어 홀을 에칭하는 데 사용되는 플라즈마 화학 약품은 산화 실리콘-PECVD 질화 실리콘, 및 산화 실리콘-금속 에치 선택도가 극히 높게 하는 플라즈마 화학 약품이다. 따라서, 에치 공정은 금속 및 PECVD 질화 실리콘에서 정지한다. 그러나, 그같은 에치 선택도는, 높다고는 하지만, 무한대 값이 아니다. 따라서, 적은 양의 질화 실리콘 스페이서가 비어 에치 중에 제거된다. 따라서, 도7 및 도8(변형 실시예의 경우 도7 및 도14)을 참조하여 위에서 언급한 에치 스톱 스페이서 형성 단계 동안에는, PECVD 질화 실리콘 스페이서를, 보호용 산화물을 사용하여 하부 금속 선의 높이보다 높게 형성하는 것이 바람직스럽다.
도11은, 도4를 참조하여 위에서 언급한 바와 같이, 비어 홀 트렌치(230)의 내벽에 플러그 라이너(210')를 부착하고 그 내부에 플러그(212')를 충전시킨 후의 집적 회로 부분(200)을 도시한 것이다. (도18은, 도4를 참조하여 위에서 언급한 바와 같이, 비어 홀 트렌치(230)의 내벽에 플러그 라이너(210')를 부착하여 그 내부에 플러그( 212')를 충전시킨 후의 집적 회로 부분(200')을 도시한 것이다.)
도12(및 변형적으로는, 도19)로부터 알 수 있는 바와 같이, 비어(230)가 하부 금속 선(224c)과 오정렬되는 경우라도, 금속으로 에워싸여져 있지 않은 비어(230)의 일부분은 적어도 에치 스톱 스페이서(228ca)의 일부분으로 에워싸여진다.
도4 내지 도11(또는, 변형적으로는, 도4 내지 도7 및 도14 내지 도18)에 예시된 공정을 반복하여 부가적인 상호접속 층이 형성되게 할 수 있는 데, 이 경우에는 비어 유전체 층(232)이 기저 층인 것으로 간주되고 비어(230)가 트렌치인 것으로 간주된다. 예를 들어, 도12는, 비어(230) 및 비어 유전체(232)상에 부가적인 장벽 층(214')을 형성한 후의 집적 회로 부분(200)을 도시한 것이다. (도19는 비어(230) 및 비어 유전체(232)상에 부가적인 장벽 층(214')을 형성한 후의 집적 회로 부분(200)을 도시한 것이다.) 상기 부가적인 장벽 층(214')상에, ARC 층(220')을 포함하는 금속 선(218')이 형성되게 한다. 도4 내지 도10에 관하여 언급한 바와 같이, 에치 스톱 스페이서(228')를 형성함으로써, 금속 선(218')이 비어(230)에 오정렬되더라도 비어(230)가 완전히 중첩되게 한다.
지금까지 무경계 상호접속 구조의 제조 방법과 아울러, 무경계 상호접속 구조 자체를 설명하였다. 그러한 구조로 실현될 수 있는 다이 크기가 상당히 감소될 수 있다.
본원에서 설명한 본 발명의 실시예에 대한 여러가지 변형예들이 본 발명을실시하는 데 사용될 수 있다는 점을 이해하여야 한다. 첨부한 특허청구범위는 본 발명의 범위를 한정하며 이들 청구범위 및 등가범위에 속하는 방법 및 장치는 본 발명에 포함되는 것이다.

Claims (24)

  1. 플러그 재료로 충전되는 적어도 하나의 트렌치가 내부에 형성된 유전체 층을 포함하고 상부에 형성된 경계 층을 더 포함하는 기저 층상에 반도체 디바이스의 상호접속 층을 형성하는 방법에 있어서,
    a) 상기 경계 층의 표면상에 금속 층을 형성하는 단계;
    b) 상기 금속 층의 표면상에 보호 층을 형성하는 단계;
    c) 상기 경계 층의 표면상에 복합 보호/금속 선이 형성되게 하도록 상기 보호 층 및 상기 금속 층을 패터닝하는 단계;
    d) 상기 경계 층의 표면상에 복합 보호/금속 선의 형상과 실질적으로 부합하는 에치 스톱 층을 형성하는 단계;
    e) 상기 복합 보호/금속 선의 적어도 하나의 측벽 부분과 부합하도록 에치 스톱 스페이서가 남아 있게 하면서, 상기 경계 층의 부분들 및 상기 복합 보호/금속 선의 보호 표면이 노출되게 하기 위해 상기 에치 스톱 층 중 선택된 부분들을 제거하는 단계;
    f) 상기 에치 스톱 스페이서 사이의 경계 층의 부분들을 제거하는 단계;
    g) 상기 복합 보호/금속 선을 덮어서 상기 복합 보호/금속 선상에 확장하는 비어 유전체 층을 형성하는 단계;
    h) 상기 복합 보호/금속 선의 보호 표면의 일부분이 노출되게 하도록 상기 복합 보호/금속 선상의 비어 유전체 층의 일부분을 제거하는 단계; 및
    i) 상기 복합 보호/금속 선으로부터 상기 보호 표면의 일부분을 제거하여 상기 복합 보호/금속 선의 금속 부분만이 남아 있게 하는 단계
    를 포함하여, 비어가 금속 선과 오정렬되는 경우라도 금속으로 에워싸여져 있지 않은 비어의 일부가 상기 에치 스톱 스페이서 중 적어도 하나의 에치 스톱 스페이서로 에워싸여지는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  2. 제1항에 있어서, 단계 c)는,
    c1) 상기 보호 층의 표면상에 포토-레지스트 층을 형성하는 단계;
    c2) 포토-레지스트에 원하는 상호접속 패턴을 형성하도록 상기 포토-레지스트 층의 부분들을 마스킹하는 단계;
    c3) 상기 금속 층의 부분들이 노출되게 하기 위하여, 상기 보호 층을 보호 층 에치 화학 약품에 노출시켜서, 상기 포토-레지스트에 의해 마스킹되지 않은 보호 층의 부분들을 제거하는 단계; 및
    c4) 상기 복합 보호/금속 선이 형성되게 하기 위하여, 상기 금속 층을 금속 층 에치 화학 약품에 노출시켜, 상기 금속 층의 노출된 부분들을 제거하는 단계를 포함하는 것을 특징으로 반도체 디바이스의 상호접속 층 형성 방법.
  3. 제2항에 있어서, 상기 보호 층은 산화물이고, 상기 보호 층 에치 화학 약품은 불소를 주성분으로 한 에치 화학 약품이며, 상기 금속 층 에치 화학 약품은 염소를 주성분으로 한 에치 화학 약품인 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  4. 제3항에 있어서, 상기 금속 층 에치 화학 약품은 이방성 에치 화학 약품인 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  5. 제4항에 있어서, 상기 보호 층 에치 화학 약품은 이방성 에치 화학 약품인 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  6. 제3항에 있어서, 단계(c4)에서, 상기 제거된 금속 층 부분의 하부에 있는 장벽 층 중 전체 부분이 아니지만, 상기 장벽 층 중 일부분을 제거하여 상기 기저 층이 도포된 상태로 되는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  7. 제1항에 있어서, 단계 d)에서, 상기 에치 스톱 스페이서의 두께는 보호하고자 하는 비어 오정렬의 양에 해당하는 것을 특징으로 하는 반도체 디바이스의 상호 접속 층 형성 방법.
  8. 제1항에 있어서, 단계 e)는,
    e1) 상기 에치 스톱 층을 제2 에치 화학 약품에 노출시키는 단계를 포함하며, 상기 제2 에치 화학 약품은, 단계 c) 이후에 남아 있는 보호 층 중 일부분만을제거하면서 상기 에치 스톱 층 중 선택된 부분들을 완전히 제거하는 에치 화학 약품인 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  9. 제8항에 있어서, 상기 보호 층은 산화 실리콘을 포함하고, 상기 에치 스톱 층은 질화 실리콘이며, 상기 에치 스톱 층이 단계 e1)에서 노출되는 에치 화학 약품은 불소를 포함하는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  10. 제8항에 있어서, 상기 에치 스톱 층이 단계 e1)에서 노출되는 에치 화학 약품은 상기 에치 스톱 층 중 선택된 부분들을 이방성으로 제거하는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  11. 제1항에 있어서, 상기 금속 층은 상기 경계 층의 표면상에 형성된 기초 층과 상기 기초 층의 표면상에 형성된 반사 방지 피막을 포함하는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  12. 제1항에 있어서, 단계 a) 내지 단계 i)가 이행된 후에, 비어 유전층은 경계층인 것을 간주되며 비어는 트렌치인 것으로 간주되고, 상기 단계 a) 내지 단계 i)가 반복되는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  13. 플러그 재료로 충전되는 적어도 하나의 트렌치가 내부에 형성된 유전체 층을 포함하며 상부에 형성된 장벽 층을 더 포함하는 기저 층상에 반도체 디바이스의 상호접속 층을 형성하는 방법에 있어서,
    a) 경계 층의 표면상에 금속 층을 형성하는 단계;
    b) 상기 금속 층의 표면상에 보호 층을 형성하는 단계;
    c) 상기 유전체 층의 표면상에 복합 보호/금속/경계 선이 형성되게 하도록 상기 보호 층, 상기 금속 층, 및 상기 경계 층을 패터닝하는 단계;
    d) 상기 유전체 층의 표면상에 복합 보호/금속/경계 선의 형상과 실질적으로 부합하는 에치 스톱 층을 형성하는 단계;
    e) 상기 복합 보호/금속/경계 선의 적어도 하나의 측벽 부분과 부합하도록 에치 스톱 스페이서가 남아 있게 하면서, 상기 복합 보호/금속/경계 선의 보호 표면 및 상기 유전체 층의 부분들이 노출되게 하기 위하여 상기 에치 스톱 층 중 선택된 부분들을 제거하는 단계;
    f) 상기 복합 보호/금속/경계 선을 덮어 상기 복합 보호/금속/경계 선상에 확장하는 비어 유전체를 형성하는 단계;
    g) 상기 복합 보호/금속/경계 선의 보호 표면의 일부분이 노출되게 하도록 상기 복합 보호/금속/경계 선상의 비어 유전체 층의 일부분을 제거하는 단계; 및
    h) 상기 복합 보호/금속/경계 선으로부터 보호 표면의 일부분을 제거하여 상기 복합 보호/금속/경계 선의 금속 부분만이 남아 있게 하는 단계
    를 포함하여, 비어가 금속 선과 오정렬되는 경우라도, 금속으로 에워싸여져 있지않은 비어의 일부가 상기 에치 스톱 스페이서 중 적어도 하나의 에치 스톱 스페이 서로 에워싸여지는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  14. 제13항에 있어서, 단계 c)는,
    c1) 상기 보호 층의 표면상에 포토-레지스트 층을 형성하는 단계;
    c2) 포토-레지스트에 원하는 상호접속 패턴을 형성하도록 상기 포토-레지스트 층의 부분들을 마스킹하는 단계;
    c3) 상기 복합 보호/금속/경계 선을 형성하도록 상기 금속 층의 부분들이 노출되게 하기 위하여, 상기 보호 층을 보호/금속/경계 층 에치 화학 약품에 노출시켜, 상기 포토-레지스트에 의해 마스킹되지 않은 상기 보호 층, 상기 금속 층, 및 상기 경계 층의 부분들을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  15. 제14항에 있어서, 상기 장벽 층의 일부분인 플러그 라이너는 텅스텐을 주성분으로 한 재료이고, 상기 보호 층은 산화물이며, 상기 복합 보호/금속/경계 층 에치 화학 약품은 염소를 주성분으로 한 에치 화학 약품인 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  16. 제15항에 있어서, 상기 복합 보호/금속/경계 층 에치 화학 약품은 이방성 에치 화학 약품인 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  17. 제13항에 있어서, 단계 d)에서, 상기 에치 스톱 스페이서의 두께는 보호하고자 하는 비어 오정렬의 양에 해당하는 것을 특징으로 하는 반도체 디바이스의 상호 접속 층 형성 방법.
  18. 제13항에 있어서, 단계 e)는,
    e1) 상기 에치 스톱 층을 제2 에치 화학 약품에 노출시키는 단계를 포함하며, 상기 제2 에치 화학 약품은, 단계 c) 이후에 상기 금속 선상에 남아 있는 보호 층의 일부분만을 제거하면서 상기 에치 스톱 층 중 선택된 부분들을 완전히 제거하는 에치 화학 약품인 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  19. 제18항에 있어서, 상기 에치 스톱 층이 단계 e1)에서 노출되는 에치 화학 약품은 상기 에치 스톱 층 중 선택된 부분들을 이방성으로 제거하는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  20. 제13항에 있어서, 상기 금속 층은 상기 경계 층의 표면상에 형성된 기초 층과 상기 기초 층의 표면상에 형성된 반사 방지 피막을 포함하는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  21. 제13항에 있어서, 단계 a) 내지 단계 i)가 이행된 후에, 비어 유전 층은 경계 층인 것을 간주되며 비어는 트렌치인 것으로 간주되고, 상기 단계 a) 내지 단계 h)가 반복되는 것을 특징으로 하는 반도체 디바이스의 상호접속 층 형성 방법.
  22. 플러그 재료로 충전되는 적어도 하나의 트렌치가 내부에 형성된 유전체 층을 포함하는 기저 층상에 상호접속 층을 지니는 반도체 디바이스에 있어서,
    a) 2개의 측면을 지니며, 경계 층의 표면상에 형성된 금속/경계 선;
    b) 상기 금속 선의 적어도 하나의 측면상에 형성된 에치 스톱 스페이서;
    c) 상기 금속 선상에 확장하며, 상기 금속 선상에 비어를 형성하는 비어 유전체 층
    을 포함하여, 비어가 금속 선과 오정렬되는 경우라도, 금속에 의해 에워싸여져 있지 않은 비어의 일부가 상기 에치 스톱 스페이서 중 적어도 하나의 에치 스톱 스페이서에 의해 에워싸여지는 것을 특징으로 하는 반도체 디바이스.
  23. 제22항에 있어서, 상기 에치 스톱 스페이서는 상기 금속 선상에 확장하며, 상기 반도체 디바이스는,
    d) 상기 에치 스톱 스페이서와 실질적으로 같은 높이로 상기 금속 선상에 형성된 보호 층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  24. 제22항에 있어서,
    d) 상기 에치 스톱 스페이서 및 상기 유전체 층 사이에 삽입된 경계 재료를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
KR1019960035287A 1995-08-24 1996-08-24 무경계비어(via)를갖는집적회로 KR100367137B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/519,456 US5656543A (en) 1995-02-03 1995-08-24 Fabrication of integrated circuits with borderless vias
US9508/519,456 1995-08-25
US95-08/519,456 1995-08-25

Publications (2)

Publication Number Publication Date
KR970013181A KR970013181A (ko) 1997-03-29
KR100367137B1 true KR100367137B1 (ko) 2003-03-06

Family

ID=24068386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960035287A KR100367137B1 (ko) 1995-08-24 1996-08-24 무경계비어(via)를갖는집적회로

Country Status (3)

Country Link
US (1) US5656543A (ko)
KR (1) KR100367137B1 (ko)
DE (1) DE19634125C2 (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
US6096636A (en) 1996-02-06 2000-08-01 Micron Technology, Inc. Methods of forming conductive lines
JPH104092A (ja) * 1996-06-14 1998-01-06 Nec Corp 半導体装置の製造方法
US6232215B1 (en) * 1996-09-18 2001-05-15 United Microelectronics Corp. Method for forming increased density for interconnection metallization
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US6800903B2 (en) * 1996-11-05 2004-10-05 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US5858870A (en) * 1996-12-16 1999-01-12 Chartered Semiconductor Manufacturing, Ltd. Methods for gap fill and planarization of intermetal dielectrics
US6117345A (en) * 1997-04-02 2000-09-12 United Microelectronics Corp. High density plasma chemical vapor deposition process
JP3725964B2 (ja) * 1997-04-17 2005-12-14 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
US5925932A (en) * 1997-12-18 1999-07-20 Advanced Micro Devices, Inc. Borderless vias
US6133142A (en) * 1997-12-18 2000-10-17 Advanced Micro Devices, Inc. Lower metal feature profile with overhanging ARC layer to improve robustness of borderless vias
US5942801A (en) 1997-12-18 1999-08-24 Advanced Micro Devices, Inc. Borderless vias with HSQ gap filled metal patterns having high etching resistance
US6228757B1 (en) * 1998-03-05 2001-05-08 Philips Semiconductors, Inc. Process for forming metal interconnects with reduced or eliminated metal recess in vias
US6015751A (en) * 1998-04-06 2000-01-18 Taiwan Semiconductor Manufacturing Company Self-aligned connection to underlayer metal lines through unlanded via holes
US6083824A (en) * 1998-07-13 2000-07-04 Taiwan Semiconductor Manufacturing Company Borderless contact
US6060383A (en) * 1998-08-10 2000-05-09 Nogami; Takeshi Method for making multilayered coaxial interconnect structure
US6277726B1 (en) * 1998-12-09 2001-08-21 National Semiconductor Corporation Method for decreasing contact resistance of an electrode positioned inside a misaligned via for multilevel interconnects
US6329280B1 (en) 1999-05-13 2001-12-11 International Business Machines Corporation Interim oxidation of silsesquioxane dielectric for dual damascene process
US6221780B1 (en) 1999-09-29 2001-04-24 International Business Machines Corporation Dual damascene flowable oxide insulation structure and metallic barrier
US6242338B1 (en) * 1999-10-22 2001-06-05 Taiwan Semiconductor Manufacturing Company Method of passivating a metal line prior to deposition of a fluorinated silica glass layer
US6348736B1 (en) 1999-10-29 2002-02-19 International Business Machines Corporation In situ formation of protective layer on silsesquioxane dielectric for dual damascene process
KR100363556B1 (ko) * 2000-04-24 2002-12-05 삼성전자 주식회사 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법
US6768171B2 (en) 2000-11-27 2004-07-27 Power Integrations, Inc. High-voltage transistor with JFET conduction channels
US6509220B2 (en) 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6424007B1 (en) 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6468908B1 (en) * 2001-07-09 2002-10-22 Taiwan Semiconductor Manufacturing Company Al-Cu alloy sputtering method with post-metal quench
US7786533B2 (en) 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US6555873B2 (en) * 2001-09-07 2003-04-29 Power Integrations, Inc. High-voltage lateral transistor with a multi-layered extended drain structure
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
US6635544B2 (en) * 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
KR100695514B1 (ko) * 2005-09-29 2007-03-16 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US7649239B2 (en) * 2006-05-04 2010-01-19 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
KR100773351B1 (ko) * 2006-09-20 2007-11-05 삼성전자주식회사 반도체 집적 회로배선들 및 그의 형성방법들
US7595523B2 (en) 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US7557406B2 (en) * 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
US7468536B2 (en) 2007-02-16 2008-12-23 Power Integrations, Inc. Gate metal routing for transistor with checkerboarded layout
US7859037B2 (en) 2007-02-16 2010-12-28 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
JP5389352B2 (ja) 2007-12-06 2014-01-15 ローム株式会社 半導体装置
KR100861644B1 (ko) * 2007-12-27 2008-10-07 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP2010092987A (ja) * 2008-10-06 2010-04-22 Toshiba Corp 半導体装置
WO2013101204A1 (en) 2011-12-30 2013-07-04 Intel Corporation Self-enclosed asymmetric interconnect structures
US8772938B2 (en) 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
US9076729B2 (en) * 2013-03-13 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnection structure having notches for semiconductor device
US9660053B2 (en) 2013-07-12 2017-05-23 Power Integrations, Inc. High-voltage field-effect transistor having multiple implanted layers
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US9391019B2 (en) * 2014-03-20 2016-07-12 Intel Corporation Scalable interconnect structures with selective via posts
JP2021150341A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4523372A (en) * 1984-05-07 1985-06-18 Motorola, Inc. Process for fabricating semiconductor device
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
JPS63224240A (ja) * 1987-03-12 1988-09-19 Fuji Xerox Co Ltd 半導体集積回路装置
US4948755A (en) * 1987-10-08 1990-08-14 Standard Microsystems Corporation Method of manufacturing self-aligned conformal metallization of semiconductor wafer by selective metal deposition
FR2658951B1 (fr) * 1990-02-23 1992-05-07 Bonis Maurice Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure.
JPH04226054A (ja) * 1990-03-02 1992-08-14 Toshiba Corp 多層配線構造を有する半導体装置及びその製造方法
US5243220A (en) * 1990-03-23 1993-09-07 Kabushiki Kaisha Toshiba Semiconductor device having miniaturized contact electrode and wiring structure
EP0490535B1 (en) * 1990-12-07 1996-08-21 AT&T Corp. Transistor with inverse silicide T-gate structure
US5124280A (en) * 1991-01-31 1992-06-23 Sgs-Thomson Microelectronics, Inc. Local interconnect for integrated circuits
JP2990870B2 (ja) * 1991-07-18 1999-12-13 松下電器産業株式会社 半導体集積回路装置及びその製造方法
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
US5262353A (en) * 1992-02-03 1993-11-16 Motorola, Inc. Process for forming a structure which electrically shields conductors
US5286674A (en) * 1992-03-02 1994-02-15 Motorola, Inc. Method for forming a via structure and semiconductor device having the same
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
US5321211A (en) * 1992-04-30 1994-06-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit via structure
US5317192A (en) * 1992-05-06 1994-05-31 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure having amorphous silicon side walls
JP2861629B2 (ja) * 1992-05-27 1999-02-24 日本電気株式会社 半導体装置
TW219407B (ko) * 1992-06-24 1994-01-21 American Telephone & Telegraph
US5466636A (en) * 1992-09-17 1995-11-14 International Business Machines Corporation Method of forming borderless contacts using a removable mandrel
JPH06104341A (ja) * 1992-09-18 1994-04-15 Toshiba Corp 半導体集積回路およびその製造方法
JP2830658B2 (ja) * 1992-11-25 1998-12-02 日本電気株式会社 微細金属配線形成方法
JPH0770534B2 (ja) * 1993-01-11 1995-07-31 日本電気株式会社 半導体装置の製造方法
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches

Also Published As

Publication number Publication date
DE19634125A1 (de) 1997-03-27
DE19634125C2 (de) 2001-08-16
KR970013181A (ko) 1997-03-29
US5656543A (en) 1997-08-12

Similar Documents

Publication Publication Date Title
KR100367137B1 (ko) 무경계비어(via)를갖는집적회로
US8951910B2 (en) Methods for fabricating and forming semiconductor device structures including damascene structures
US6177329B1 (en) Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets
US6011311A (en) Multilevel interconnect structure for integrated circuits
EP0754351B1 (en) Integrated circuits with borderless vias
US5429987A (en) Method for profile control of selective metallization
US6124200A (en) Method of fabricating an unlanded via
WO1996024164A9 (en) Integrated circuits with borderless vias
US20010001742A1 (en) Method of fabricating a dual -damascene structure in an integrated cirtcuit with multilevel-interconnect strcture
US7050290B2 (en) Integrated capacitor
US20010023991A1 (en) Semiconductor device and method of its fabrication
US6362527B1 (en) Borderless vias on bottom metal
US6077770A (en) Damascene manufacturing process capable of forming borderless via
KR100478317B1 (ko) 반도체 장치 및 그의 제조방법
US20210375750A1 (en) Interconnection structure having increased conductive features and method of manufacturing the same
US5858875A (en) Integrated circuits with borderless vias
US6232215B1 (en) Method for forming increased density for interconnection metallization
KR100257481B1 (ko) 플러그 금속막을 구비한 반도체 소자의 금속배선 형성방법
KR100474605B1 (ko) 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
US6171968B1 (en) Method of forming damascene structure having borderless via design
KR0172525B1 (ko) 반도체 소자의 제조방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법
KR100249389B1 (ko) 비아 홀의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 14

EXPY Expiration of term