JP5389352B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5389352B2
JP5389352B2 JP2007316342A JP2007316342A JP5389352B2 JP 5389352 B2 JP5389352 B2 JP 5389352B2 JP 2007316342 A JP2007316342 A JP 2007316342A JP 2007316342 A JP2007316342 A JP 2007316342A JP 5389352 B2 JP5389352 B2 JP 5389352B2
Authority
JP
Japan
Prior art keywords
wiring
group
copper
wiring group
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007316342A
Other languages
English (en)
Other versions
JP2009141153A (ja
Inventor
淳 前出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2007316342A priority Critical patent/JP5389352B2/ja
Priority to US12/330,085 priority patent/US8026607B2/en
Publication of JP2009141153A publication Critical patent/JP2009141153A/ja
Priority to US13/214,791 priority patent/US8791569B2/en
Application granted granted Critical
Publication of JP5389352B2 publication Critical patent/JP5389352B2/ja
Priority to US14/310,049 priority patent/US9368431B2/en
Priority to US15/156,926 priority patent/US9659868B2/en
Priority to US15/490,322 priority patent/US10037939B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、特に配線材料として銅を用いた半導体装置に関する。
微細化が進んだ近年の半導体プロセスでは、銅配線が利用されている。銅配線は、それ自身をレジストによってマスキングしてエッチングすることが困難であるため、以下のようにして形成される。すなわち、絶縁層に溝(開口)を形成し、スパッタ法やCVD法を用いて基板全面に銅の配線膜を形成する。続いて配線膜の表面を配線膜の上面まで研磨する。その結果、溝に埋め込まれた銅配線が形成される。
このような銅配線プロセスでは、広面積を研磨する際に、研磨レートの位置ばらつきに起因して、銅配線の厚みが不均一となるディッシングと呼ばれる現象が問題となる。ディッシング(dishing)を防止するために、配線幅の上限がプロセスルールによって規定されている。
特開平11−150114号公報
半導体回路では、電源ラインや接地ラインを回路の複数箇所に分配するために、ワイヤボンディング用のパッド(ボンディングパッド)付近にある程度広い領域を有する配線(本明細書において分離配線という)が設けられる。あるいは、大振幅のアナログあるいはデジタル信号が伝搬する線路(本明細書において、パワーラインという)にもある程度の線幅が必要とされる。こうした分離配線やパワーラインは低インピーダンスであることが要求されるところ、ディッシングによって配線形状に制約が生ずるため、インピーダンスを低下させることが困難であるという問題がある。
本発明は係る課題に鑑みてなされたものであり、その目的は、銅配線プロセスを用いた半導体装置における低インピーダンス配線の実現にある。
本発明のある態様は、複数の銅配線層と複数の絶縁層が交互に積層された半導体装置に関する。この半導体装置は、所定の領域を占有して形成される配線を含む。当該配線は、第1の銅配線層に、所定の間隔を空けて並列に敷設され、第1の方向に延伸する短冊状の複数の銅配線を含む第1配線群と、第1の銅配線層と隣接する第2の銅配線層に、所定の間隔を空けて並列に敷設され、第1の方向と垂直な第2の方向に延伸する短冊状の複数の銅配線を含む第2配線群と、を備える。第1配線群が占める領域と、第2配線群が占める領域と、所定の領域とが、少なくとも部分的にオーバーラップする。第1配線群と第2配線群は、等電位となるように電気的に接続される。
この態様によると、隣接する配線層でメッシュ状(ワッフル状)に配線を敷設し、隣接する配線層を電気的に接続することにより、個々の配線幅をディッシングが発生しない幅に抑えつつ、全体として広面積で低インピーダンスのひとつの配線を実現することができる。
ある態様の半導体装置は、第1配線群と第2配線群に含まれる銅配線同士がオーバーラップする箇所に設けられ、第1配線群と第2配線群とを電気的に接続する第1ビアホール群をさらに備えてもよい。
ある態様の半導体装置は、第2の銅配線層と隣接する第3の銅配線層に、所定の間隔を空けて並列に敷設され、第1の方向に延伸する短冊状の複数の銅配線を含む第3配線群と、第2配線群と第3配線群のオーバーラップする箇所に設けられ、第2配線群と第3配線群とを電気的に接続する第2ビアホール群と、をさらに備えてもよい。
第1配線群に含まれる複数の銅配線それぞれと、第3配線群に含まれる複数の銅配線それぞれは、オーバーラップしてもよい。
第2ビアホール群に含まれる各ビアホールは、第1ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されてもよい。
ある態様の半導体装置は、第3の銅配線層と隣接する第4の銅配線層に、所定の間隔を空けて並列に敷設され、第2の方向に延伸する短冊状の複数の銅配線を含む第4配線群と、第3配線群と、第4配線群のオーバーラップする箇所に設けられ、第3配線群と第4配線群とを電気的に接続する第3ビアホール群と、をさらに備えてもよい。
第2配線群に含まれる複数の銅配線それぞれと、第4配線群に含まれる複数の銅配線それぞれは、オーバーラップしてもよい。
第3ビアホール群に含まれる各ビアホールは、第2ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されてもよい。
第1の銅配線層の隣接する上層に設けられたアルミ配線層に敷設され、所定の領域と略同一の領域を占めるアルミ配線と、アルミ配線と第1配線群を接続するビアホール群と、をさらに備えてもよい。
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、低インピーダンス配線を形成できるとともに、ディッシングによる信頼性の低下を防止できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図1は、実施の形態に係る半導体装置100の構成を示す平面図である。半導体装置100は、複数の銅配線層と複数の絶縁層が交互に積層されて構成されており、図1は最表層面を上から見た図の一部を示している。半導体装置100は、パッドP1〜P6、配線10、回路部30を含む。パッドP1〜P6は、金ワイヤなどをボンディングするために設けられる。回路部30には、トランジスタや抵抗、キャパシタなどの回路素子が形成され、これらが目的の機能に応じて配線によって結合される。
図1の半導体装置100において、複数のパッドP1〜P4が同一の電位を形成する。パッドP1〜P4は所定の領域RGN0を占有して形成される配線10を介して互いに電気的に接続される。たとえばパッドP1〜P4は、(1)電源電圧が供給されるパッド、(2)接地電圧が供給されるパッド、(3)大電流が流れるパッド、あるいは(4)大振幅の電圧が印加されるパッドである。パッドP5、P6は、パッドP1〜P4とは無関係に設けられている。
上記(1)、(2)の場合、パッドP1〜P4は入力端子に相当する。パッドP1〜P4に印加された電源電圧(あるいは接地電圧)は、ランドもしくはプレート状の配線(「ランド配線」、「プレート配線」ともいう)10に供給され、電源電圧(あるいは接地電圧)は配線10から分岐する通常の配線によって回路部30内の所望の箇所に分配される。
(3)、(4)としては、オーディオ信号を増幅するパワーアンプの出力段や、大信号用の演算増幅器の出力段、スイッチングトランジスタのパワートランジスタ、モータドライバのプッシュプル形式の出力段が接続されるケースが例示される。この場合の配線10を、「パワー配線」ともいう。ただし、本発明の用途はこれらに限定されない。
ランド(プレート)配線やパワー配線として機能する配線10は、低インピーダンスであることが要求され、なるべく大面積で形成することが望まれる。この観点から、ランド配線やパワー配線として機能する配線を低インピーダンス配線10と称する。
図2(a)〜(e)は、低インピーダンス配線10の構成を示す平面図である。図2(a)〜(e)は順に第5、第4、第3、第2、第1配線層を示す。第5配線層L5は半導体装置100の最表層に形成される配線層であり、たとえばアルミ配線が形成される。第1配線層L1〜第4配線層L4には、銅配線が形成される。
第4配線層L4は、第1の銅配線層である。図2(b)に示すように、第1の銅配線層(第4配線層L4)には、所定の間隔d1を空けて並列に敷設された複数の銅配線Lc1が形成される。複数の銅配線Lc1は、第1の方向に延伸する短冊形状を有する。複数の銅配線Lc1は同一形状を有する。複数の銅配線Lc1を第1配線群という。
第3配線層L3は、第4配線層L4と隣接する、すなわち第1の銅配線層と隣接する第2の銅配線層である。図2(c)に示すように、第2の銅配線層(第3配線層L3)には、所定の間隔d2を空けて並列に敷設された複数の銅配線Lc2が形成される。複数の銅配線Lc2は、第1の方向と直交する第2の方向に延伸する短冊形状を有する。複数の銅配線Lc2は同一形状を有する。複数の銅配線Lc2を第2配線群という。
第1配線群Lc1が占める領域RGN1と、第2配線群Lc2が占める領域RGN2と、所定の領域RGN0とは、少なくとも部分的にオーバーラップする。図1の例では、領域RGN0、RGN1、RGN2は一致する。
第2配線層L2は、第3配線層L3と隣接する、すなわち第2の銅配線層と隣接する第3の銅配線層である。図2(d)に示すように、第3の銅配線層(第2配線層L2)には、所定の間隔d1を空けて並列に敷設された複数の銅配線Lc3が形成される。複数の銅配線Lc3は、第1の方向に延伸する短冊形状を有する。複数の銅配線Lc3は同一形状を有する。複数の銅配線Lc3を第3配線群という。
第1配線層L1は、第2配線層L2と隣接する、すなわち第3の銅配線層と隣接する第4の銅配線層である。図2(d)に示すように、第4の銅配線層(第1配線層L1)には、所定の間隔d2を空けて並列に敷設された複数の銅配線Lc4が形成される。複数の銅配線Lc4は、第2の方向に延伸する短冊形状を有する。複数の銅配線Lc4は同一形状を有する。複数の銅配線Lc4を第4配線群という。
第5配線層L5は、第4配線層L4と隣接するアルミ配線層である。第5配線層L5には、図1の所定の領域RGN0と略同一の領域を占めるアルミ配線Laが敷設される。アルミ配線Laと第1配線群Lc1は、複数のビアホールで電気的に接続される。複数のビアホールは、可能な限り多数設けることが望ましい。
図3は、隣接する銅配線層間の接続態様を示す図である。第1配線群Lc1と第2配線群Lc2は、少なくとも一つの第1ビアホールV1を含む第1ビアホール群を介して電気的に接続される。第1ビアホールV1は、第1配線群Lc1と第2配線群Lc2がオーバーラップ(交差)する箇所(交点)に設けられる。図3では、ひとつの第1ビアホールV1のみが示されているが、第1配線群Lc1と第2配線群Lc2の複数の交点に設けられることが望ましい。
第1配線群に含まれる複数の銅配線Lc1それぞれと、第3配線群に含まれる複数の銅配線Lc3それぞれは、互いにオーバーラップする。同様に、第2配線群に含まれる複数の銅配線Lc2それぞれと、第4配線群に含まれる複数の銅配線Lc4それぞれは、互いにオーバーラップする。
第2配線群Lc2と第3配線群Lc3は、少なくとも一つの第2ビアホールV2を含む第2ビアホール群を介して電気的に接続される。第2ビアホールV2は、第2配線群Lc2と第3配線群Lc3がオーバーラップ(交差)する箇所(交点)に設けられる。図3では、ひとつの第2ビアホールV2のみが示されているが、第2配線群Lc2と第3配線群Lc3の複数の交点に設けられることが望ましい。
第3配線群Lc3と第4配線群Lc4は、少なくとも一つの第3ビアホールV3を含む第3ビアホール群を介して電気的に接続される。第3ビアホールV3は、第3配線群Lc3と第4配線群Lc4がオーバーラップ(交差)する箇所(交点)に設けられる。図3では、ひとつの第3ビアホールV3のみが示されているが、第3配線群Lc3と第4配線群Lc4の複数の交点に設けられることが望ましい。
第2ビアホール群に含まれる各ビアホールは、第1ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置される。同様に、第3ビアホール群に含まれる各ビアホールは、第2ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置される。つまり、複数の銅配線層の配線は、貫通するように配置されたビアホールで接続される。
上述のように、隣接する配線層に直交するように敷設される配線の全ての交点にビアホールを設けることにより、低インピーダンス配線10のインピーダンスを、レイアウト的に無理することなく好適に低下させることができる。
図4は、実施の形態に係る低インピーダンス配線10を構成する配線層群の敷設態様を示す図である。上述のように、第1配線群Lc1および第3配線群Lc3はオーバーラップしており、第2配線群Lc2および第4配線群Lc4はオーバーラップしている。配線群Lc1、Lc3と配線群Lc2、Lc4は直交して格子状(ワッフル状)に敷設される。
以上が半導体装置100の構成である。低インピーダンス配線10は複数の配線層に敷設された配線群で形成されており、同一の配線層に形成される配線群は、所定の間隔を隔てて敷設されるという特徴を有している。したがって、各配線群の配線幅、配線間隔を適切に選択すれば、ディッシングを抑制することができ、信頼性を向上することができる。
またプロセスルールが許容する限り、配線幅をなるべく太く、配線間隔をなるべく小さくすることにより、配線のインピーダンスを低下させることができる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
実施の形態では、第1配線層L1にアルミ配線を、第2〜第5配線層に銅配線を利用する場合を説明したが、本発明はこれに限定されない。低インピーダンス配線10は、少なくとも2層の配線層で構成することができる。つまり、図2(b)、(c)に示す第1配線群Lc1と、第2配線群Lc2を少なくとも備えればよい。第1配線群Lc1、第2配線群Lc2に加えて、配線層を増加させることにより、インピーダンスをより低下することができる。
実施の形態では、第1配線群Lc1と第3配線群Lc3それぞれに含まれる各配線が、オーバーラップする場合を説明したが、オーバーラップしないように、配線間隔の1/2だけずらして敷設してもよい。第2配線群Lc2と第4配線群Lc4についても同様である。
以上、実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
実施の形態に係る半導体装置の構成を示す平面図である。 図2(a)〜(e)は、低インピーダンス配線の構成を示す平面図である。 隣接する銅配線層間の接続態様を示す図である。 実施の形態に係る低インピーダンス配線を構成する配線層群の敷設態様を示す図である。
符号の説明
100…半導体装置、10…低インピーダンス配線。

Claims (9)

  1. 複数の銅配線層と複数の絶縁層が交互に積層された半導体装置であって、
    所定の領域を占有して形成される配線を含み、当該配線は、
    前記所定の領域内の第1の銅配線層に、所定の間隔を空けて並列に隣接して敷設され、第1の方向に延伸する短冊状の複数の銅配線を含む第1配線群と、
    前記所定の領域内の前記第1の銅配線層と隣接する第2の銅配線層に、所定の間隔を空けて並列に隣接して敷設され、前記第1の方向と垂直な第2の方向に延伸する短冊状の複数の銅配線を含む第2配線群と、
    を備え、
    前記第1配線群が占める領域と、前記第2配線群が占める領域と、前記所定の領域とが、少なくとも部分的にオーバーラップしており、
    前記所定の領域内の前記第1配線群と前記所定の領域内の第2配線群をすべて等電位となるように電気的に接続することにより、前記配線が形成されることを特徴とする半導体装置。
  2. 前記第1配線群と前記第2配線群に含まれる銅配線同士がオーバーラップする箇所に設けられ、前記第1配線群と前記第2配線群とを電気的に接続する第1ビアホール群をさらに備えることを特徴とする請求項1に記載の半導体装置。
  3. 前記第2の銅配線層と隣接する第3の銅配線層に、所定の間隔を空けて並列に敷設され、前記第1の方向に延伸する短冊状の複数の銅配線を含む第3配線群と、
    前記第2配線群と前記第3配線群のオーバーラップする箇所に設けられ、前記第2配線群と前記第3配線群とを電気的に接続する第2ビアホール群と、
    をさらに備えることを特徴とする請求項2に記載の半導体装置。
  4. 前記第1配線群に含まれる複数の銅配線それぞれと、前記第3配線群に含まれる複数の銅配線それぞれは、オーバーラップすることを特徴とする請求項3に記載の半導体装置。
  5. 前記第2ビアホール群に含まれる各ビアホールは、前記第1ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されることを特徴とする請求項4に記載の半導体装置。
  6. 前記第3の銅配線層と隣接する第4の銅配線層に、所定の間隔を空けて並列に敷設され、前記第2の方向に延伸する短冊状の複数の銅配線を含む第4配線群と、
    前記第3配線群と前記第4配線群のオーバーラップする箇所に設けられ、前記第3配線群と前記第4配線群とを電気的に接続する第3ビアホール群と、
    をさらに備えることを特徴とする請求項3に記載の半導体装置。
  7. 前記第2配線群に含まれる複数の銅配線それぞれと、前記第4配線群に含まれる複数の銅配線それぞれは、オーバーラップすることを特徴とする請求項6に記載の半導体装置。
  8. 前記第3ビアホール群に含まれる各ビアホールは、前記第2ビアホール群に含まれる各ビアホールと、中心が一致してオーバーラップするように配置されることを特徴とする請求項7に記載の半導体装置。
  9. 前記第1の銅配線層の隣接する上層に設けられたアルミ配線層に敷設され、前記所定の領域と略同一の領域を占めるアルミ配線と、
    前記アルミ配線と前記第1配線群を接続するビアホール群と、
    をさらに備えることを特徴とする請求項1または2に記載の半導体装置。
JP2007316342A 2007-12-06 2007-12-06 半導体装置 Active JP5389352B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007316342A JP5389352B2 (ja) 2007-12-06 2007-12-06 半導体装置
US12/330,085 US8026607B2 (en) 2007-12-06 2008-12-08 Semiconductor apparatus
US13/214,791 US8791569B2 (en) 2007-12-06 2011-08-22 Semiconductor apparatus
US14/310,049 US9368431B2 (en) 2007-12-06 2014-06-20 Semiconductor apparatus
US15/156,926 US9659868B2 (en) 2007-12-06 2016-05-17 Semiconductor apparatus
US15/490,322 US10037939B2 (en) 2007-12-06 2017-04-18 Semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007316342A JP5389352B2 (ja) 2007-12-06 2007-12-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2009141153A JP2009141153A (ja) 2009-06-25
JP5389352B2 true JP5389352B2 (ja) 2014-01-15

Family

ID=40752134

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007316342A Active JP5389352B2 (ja) 2007-12-06 2007-12-06 半導体装置

Country Status (2)

Country Link
US (5) US8026607B2 (ja)
JP (1) JP5389352B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5389352B2 (ja) 2007-12-06 2014-01-15 ローム株式会社 半導体装置
US9356352B2 (en) * 2012-10-22 2016-05-31 Texas Instruments Incorporated Waveguide coupler
CN103996627A (zh) * 2013-12-05 2014-08-20 申宇慈 制造含有图形阵列通孔的基板的方法和金属线集成体
US10740531B2 (en) 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858875A (en) * 1995-02-03 1999-01-12 National Semiconductor Corporation Integrated circuits with borderless vias
US5656543A (en) * 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
JPH11150114A (ja) 1997-11-19 1999-06-02 Ricoh Co Ltd 半導体装置及びその製造方法
JP3376965B2 (ja) * 1999-07-13 2003-02-17 日本電気株式会社 半導体装置及びその製造方法
US6498385B1 (en) * 1999-09-01 2002-12-24 International Business Machines Corporation Post-fuse blow corrosion prevention structure for copper fuses
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6503641B2 (en) * 2000-12-18 2003-01-07 International Business Machines Corporation Interconnects with Ti-containing liners
US6406968B1 (en) * 2001-01-23 2002-06-18 United Microelectronics Corp. Method of forming dynamic random access memory
US6704235B2 (en) * 2001-07-30 2004-03-09 Matrix Semiconductor, Inc. Anti-fuse memory cell with asymmetric breakdown voltage
US20040212017A1 (en) * 2001-08-07 2004-10-28 Hirotaka Mizuno Semiconductor device and ic card
US6525953B1 (en) * 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US20030134499A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Necエレクトロニクス株式会社 半導体装置の製造方法
US6751149B2 (en) * 2002-03-22 2004-06-15 Micron Technology, Inc. Magnetic tunneling junction antifuse device
US6724652B2 (en) * 2002-05-02 2004-04-20 Micron Technology, Inc. Low remanence flux concentrator for MRAM devices
US7042035B2 (en) * 2002-08-02 2006-05-09 Unity Semiconductor Corporation Memory array with high temperature wiring
JP4005958B2 (ja) * 2002-09-03 2007-11-14 株式会社東芝 半導体装置
US6740947B1 (en) * 2002-11-13 2004-05-25 Hewlett-Packard Development Company, L.P. MRAM with asymmetric cladded conductor
JP4428514B2 (ja) * 2004-03-30 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP2005332903A (ja) * 2004-05-19 2005-12-02 Matsushita Electric Ind Co Ltd 半導体装置
US20060034116A1 (en) * 2004-08-13 2006-02-16 Lam Chung H Cross point array cell with series connected semiconductor diode and phase change storage media
JP2006173492A (ja) * 2004-12-17 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置
JP4761880B2 (ja) * 2005-08-09 2011-08-31 パナソニック株式会社 半導体装置
KR100632467B1 (ko) * 2005-08-12 2006-10-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US7514752B2 (en) * 2005-08-26 2009-04-07 Toshiba America Electronic Components, Inc. Reduction of short-circuiting between contacts at or near a tensile-compressive boundary
JP2007184419A (ja) * 2006-01-06 2007-07-19 Sharp Corp 不揮発性メモリ装置
JP2009054702A (ja) * 2007-08-24 2009-03-12 Panasonic Corp 半導体集積回路
JP5389352B2 (ja) * 2007-12-06 2014-01-15 ローム株式会社 半導体装置
US7786466B2 (en) * 2008-01-11 2010-08-31 International Business Machines Corporation Carbon nanotube based integrated semiconductor circuit
US7821038B2 (en) * 2008-03-21 2010-10-26 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
JP2009231513A (ja) * 2008-03-21 2009-10-08 Elpida Memory Inc 半導体装置
US7897453B2 (en) * 2008-12-16 2011-03-01 Sandisk 3D Llc Dual insulating layer diode with asymmetric interface state and method of fabrication

Also Published As

Publication number Publication date
US9368431B2 (en) 2016-06-14
US9659868B2 (en) 2017-05-23
US8026607B2 (en) 2011-09-27
US20170221809A1 (en) 2017-08-03
JP2009141153A (ja) 2009-06-25
US8791569B2 (en) 2014-07-29
US20110304048A1 (en) 2011-12-15
US20140300007A1 (en) 2014-10-09
US10037939B2 (en) 2018-07-31
US20090152728A1 (en) 2009-06-18
US20160260672A1 (en) 2016-09-08

Similar Documents

Publication Publication Date Title
US7768768B2 (en) Semiconductor device including power switch and power reinforcement cell
JP5638205B2 (ja) 半導体装置
JP5530092B2 (ja) 半導体素子
JP5389352B2 (ja) 半導体装置
JP2008153542A (ja) 多層配線基板
JP2012039073A (ja) 半導体装置
JP2007294848A (ja) キャパシタおよび電子回路
JP2002299342A (ja) 高周波半導体装置
US8710667B2 (en) Semiconductor device
JP2004320040A (ja) メッシュ型のゲート電極を有するmosトランジスタ
JP2019536269A (ja) 集積回路、携帯端末及びディスプレイ
JPH038360A (ja) 半導体装置
JP6980059B2 (ja) 電力変換装置
JP3954561B2 (ja) 半導体集積回路の多層化電源ラインおよびそのレイアウト方法
JPH0223663A (ja) 半導体集積回路
JP5632062B2 (ja) 半導体素子
JP2005327987A (ja) 半導体装置
JP3994637B2 (ja) 液晶表示装置
JPH05304221A (ja) 大電流集積回路
JPWO2019142394A1 (ja) 過渡電圧抑制素子
JP2005033081A (ja) 半導体装置
JP2009182101A (ja) 半導体装置
JP2011108878A (ja) 半導体装置
JP2018142726A (ja) 半導体装置
JP2017085175A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131009

R150 Certificate of patent or registration of utility model

Ref document number: 5389352

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250