JP5632062B2

JP5632062B2 - 半導体素子

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Publication number: JP5632062B2
Application number: JP2013223412A
Authority: JP
Inventors: 鋼児樋口
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2013-10-28
Filing date: 2013-10-28
Publication date: 2014-11-26
Anticipated expiration: 2028-11-21
Also published as: JP2014017528A

Description

本発明は、半導体素子、特にその外周の複数の辺に沿って出力パッドが配置される半導体素子に関するものである。

表示装置には、各画素を駆動制御するドライバが搭載されるが、近年、表示装置の大型化、高精細化、及び、搭載するドライバ数の削減に伴って、１つのドライバの出力本数が増加傾向にある。その出力本数は、４８０本、７２０本が一般的であるが、９６０本クラスのドライバも要求され始めている。

ドライバはＩＣチップ（半導体素子）を備えて形成されるが、出力本数が増加すると、外部の表示パネルに出力信号を出力する複数の出力パッドを、半導体素子の外周の一辺に沿って配置するだけでなく、他の辺にも配置する必要が生じる。

出力パッドは少なくとも半導体素子に設けられる内部回路（入力信号から出力信号を生成して出力パッドに出力する回路）の数だけ形成されるが、出力パッド間のピッチは各内部回路に設けられる出力端子間のピッチより広いため、半導体素子の一辺のみに沿って出力パッドを設けるとすると、半導体素子の面積が増大してしまう。そこで、出力パッドを半導体素子の外周の複数の辺に沿って形成して、半導体素子の面積増大を抑えるようにしている。なお、入力信号を外部から内部回路に入力する入力パッドは、複数の内部回路で共通に用いられるため（例えば、スイッチングして時間差で各々の入力信号を入力させるなど）、その数は出力パッドより少なくて済む。

図５は、出力パッドの配置例を示す図である。図５に示すように、複数の出力パッドが、半導体素子１００の外周の一辺（以下、第１の辺と呼称）１２１に沿って形成されている。また、複数の入力パッドが、第１の辺１２１に対向する辺（以下、第２の辺と呼称）１２２の延在方向中央部に該第２の辺１２２に沿って形成されている。更に、第２の辺１２２の延在方向両側部にも第２の辺１２２に沿って複数の出力パッドが形成されている。

また、図５に示すように、半導体素子１００の中央部には、複数の内部回路１１０が形成される。これら各内部回路１１０は、その出力端子１１２の各々が第１の辺１２１側に沿って並ぶように、一定の向きで配置される。この各内部回路１１０の出力端子１１２と出力パッドとが、配線により接続され、各内部回路１１０の入力端子１１１と入力パッドとが、配線により接続される（配線の図示はここでは省略した。）。

ところが、内部回路１１０の出力端子１１２と、第２の辺１２２に沿って形成された出力パッドとを接続するためには、内部回路群を迂回する引き回しの配線を形成しなければならない。これにより配線長が長くなり配線抵抗が増える。

結果として、内部回路１１０の出力端子１１２と出力パッドとを接続する各配線の長さにばらつきが生じ、配線抵抗にばらつきが生じてしまう。

ところで、下記特許文献１には、チップサイズの増大防止を目的とする液晶ドライバが記載されている。具体的には、液晶ドライバに、液晶パネルの信号線を３の整数倍ごとに順次グループ化し、隣接する２つのグループに対して正、負一組の階調電圧選択用のデコーダと正、負一組の出力アンプを設ける。さらに、液晶パネルの各信号線に対応して画像信号を通過または遮断するスイッチを設け、該スイッチと上記出力アンプとの間および上記デコーダの前段にそれぞれ伝達する信号を素通りさせたり交差させたりする切替え回路を設けることにより、チップサイズの増大防止を図っている。

また、下記特許文献２には、絶縁性フィルム上に、配線パターンと接続した接続用配線を形成し、半導体素子上の周辺部以外にも半導体素子表面バンプを形成し、接続用配線は、半導体素子表面バンプと配線パターンとを接続し、更に、半導体素子表面バンプと他の半導体素子表面バンプとを接続する半導体装置が記載されている。

特開２００７−１６３９１３号公報特開２００６−８０１６７号公報

しかしながら、上記特許文献１に記載の技術は、前述したように、液晶パネルの信号線をグループ化し、これに対応してデコーダと出力アンプを設ける構成であるため、その構成は液晶パネルに依存し、半導体素子単体でチップサイズの増大防止を実現することができない、という問題がある。

また、特許文献２に記載の技術では、引き回し配線の数を減らすことは可能となるものの、各引き回し配線の抵抗値を抑える工夫はされていない。

本発明は、上述した課題を解決するために提案されたものであり、半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑えることが可能な半導体素子を提供することを目的とする。

上記目的を達成するために、本発明の半導体素子は、基板の各辺に沿って各々形成された複数の配線領域と、１つの前記配線領域に形成された第１配線と、複数の内部回路に各々設けられた出力端子の何れかと前記第１配線が形成された配線領域以外の前記配線領域が形成された辺に沿って設けられた複数の出力パッドの何れかとを各々接続する配線で、かつ２つ以上の隣接する前記配線領域に引き回されて形成され、前記出力端子から遠くなるほど単位配線長当たりの抵抗値が低くなるように形成された第２配線と、を有することを特徴としている。例えば、基板の外周の一辺に沿って形成される複数の第１出力パッドと、前記一辺に対向する辺及び一辺に隣接する辺の少なくとも１つに沿って形成される複数の第２出力パッドと、前記複数の第１出力パッド及び前記複数の第２出力パッドの何れかの出力パッドに接続される出力端子を各々備え、前記出力端子の各々が前記一辺の側に沿って配列されるように前記基板に前記一辺に沿って形成される複数の内部回路と、を有し、前記配線領域は、前記複数の第１出力パッドに隣接する配線領域であって、前記複数の出力端子の何れかと前記複数の第１出力パッドの何れかとを各々接続する前記第１配線が形成される第１配線領域と、前記複数の第２出力パッドに隣接する配線領域であって、前記複数の出力端子の何れかと前記複数の第２出力パッドの何れかとを各々接続する前記第２配線が形成される第２配線領域と、を含み、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値が、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低いことを特徴とする。

第１配線領域に形成される配線は、他の内部回路を迂回することなく形成されるため、配線長は短くて済むが、第２配線領域に形成される配線は、他の内部回路を迂回するよう引き回して形成されるため、配線長が第１配線領域の配線に比べて長くなり、配線抵抗値が増加する。従って、単位配線長当たりの抵抗値が第１配線領域の配線より低くなるように第２配線領域の配線を形成することによって、第２配線領域全体の配線抵抗を抑えることができる。

なお、単位配線長当たりの配線幅を異ならせることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くするようにしても良い。

また、前記基板上には複数の配線層が積層されており、配線層の数を異ならせることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くするようにしても良い。

また、単位配線長当たりの配線厚を異ならせることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くするようにしても良い。

また、抵抗率が異なる材料を用いることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くするようにしても良い。

以上説明したように本発明によれば、半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑えることができる、という効果を奏する。

第１の実施の形態に係る半導体素子の構成例を示す図である。図１の破線で囲んだ部分を拡大した拡大図である。半導体素子の他の構成例を示す図である。第２の実施の形態に係る半導体素子の構成例を示す図である。半導体素子における入力パッド、出力パッド、及び内部回路の配置例を示す図である。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。

［第１の実施の形態］

図１は、本実施の形態に係る半導体素子１０の構成例を示す図である。

図１に示すように、本実施の形態に係る半導体素子１０は矩形であって、その外周が一対の長辺と一対の短辺からなる長方形の形状を有している。本実施の形態において、一対の長辺の一辺（図１において向かって上側の辺）を第１の辺３１と呼称し、第１の辺３１に対向する辺を第２の辺３２と呼称する。また、一対の短辺の一辺（図１において向かって左側の辺）を第３の辺３３と呼称し、第３の辺３３に対向する辺を第４の辺３４と呼称する。

また、第１の辺３１に沿った領域には複数の出力パッドが形成されている。第１の辺３１に対向する第２の辺３２の延在方向中央部には、複数の入力パッド１２が第２の辺３２に沿って形成されている。また、第２の辺３２の延在方向両側部には、複数の出力パッドが第２の辺３２に沿って形成されている。

なお、以下では、第１の辺３１に沿って形成された出力パッドを第１出力パッド１４Ａと呼称し、第１の辺３１に対向する第２の辺３２及び第１の辺３１に隣接する第３の辺３３並びに第４の辺３４の３辺の少なくとも１つに沿って形成された出力パッド（図１に示す例では、第２の辺３２に沿って形成された出力パッド）を第２出力パッド１４Ｂと呼称して区別する。ただし、第１出力パッド１４Ａと第２出力パッド１４Ｂとは各々同じ構成であり同じ機能を有するため、特にこれらを区別しないで説明するときは、末尾の符号を省略して出力パッド１４と呼称する。

図１に示すように、半導体素子１０の中央部には、複数の内部回路１６が形成されている。各内部回路１６は、入力端子１７及び出力端子１８を備え、入力端子１７の各々は複数の入力パッド１２のいずれかに接続され、出力端子１８の各々は複数の出力パッド１４のいずれかに接続されている。内部回路１６は、入力パッド１２から入力された入力信号に基づいて出力信号を生成し、出力端子１８に接続された出力パッド１４に出力する。なお、複数の内部回路１６は、その出力端子１８の各々が第１の辺３１の側に沿って配列されるように、一定の向きで第１の辺３１に沿って並んで形成されている。

本実施の形態では、複数の内部回路１６の出力端子１８のいずれかと第１出力パッド１４Ａのいずれかとを接続する複数の配線の各々を第１配線４１と呼称し、複数の内部回路１６の出力端子１８のいずれかと第２出力パッド１４Ｂのいずれかとを接続する複数の配線の各々を第２配線４２と呼称する。なお、図１では、入力パッド１２と入力端子１７とを接続する配線の図示は省略した。

図１に示すように、第１配線４１は、第１の辺３１に沿って形成された第１出力パッド１４Ａと、第１の辺３１の側に沿って配置される出力端子１８とを接続する配線であるため、他の内部回路１６を迂回することなく形成される。従って、配線長は短くて済む。しかしながら、第２配線４２は、第２の辺３２に沿って形成された第２出力パッド１４Ｂと、第１の辺３１の側に沿って配置される出力端子１８とを接続する配線であるため、他の内部回路１６を迂回するよう引き回して形成される。これにより、配線長が長くなり、配線抵抗値が増加する。

本実施の形態では、配線の長さのばらつきに起因する配線抵抗のばらつきを抑えるため、複数の第２配線４２を以下に説明するように形成し、第２配線４２の各々の単位配線長当たりの配線抵抗値が複数の第１配線４１より低くなるようにしている。

図２は、図１の破線で囲んだ部分を拡大した拡大図である。

本実施の形態において、第２配線４２の各々は、平均して第１配線４１の各々の配線幅より太い配線幅となるように形成されている。言い換えると、各第２配線４２の単位配線長当たりの配線幅が各第１配線４１の単位配線長当たりの配線幅よりも広くなるように形成されている。

更に本実施の形態では、各第２配線４２において、第２の辺３２に近い領域の配線ほどその配線幅が太くなるように形成されている。すなわち、図２に示すように、各第２配線４２の、第３の辺３３に沿った領域の配線幅を第１の辺３１に沿った領域の配線幅よりも広くし、第２の辺３２に沿った領域の配線幅を第３の辺３３に沿った領域の配線幅よりも広くして形成する。

第２配線４２の引き回し配線が配置される領域のうち、入力パッド１２配置側の辺（第２の辺３２）の両端に沿った領域は、特に配線密度が低くなる（疎になる）領域であり、余裕があるため、配線幅を太くしてもチップ面積を増大させることなく配線することができる。また、第３の辺３３に沿った領域も、第１出力パッド１４Ａと出力端子１８とを接続する第１配線４１の形成により配設密度が高くなる第１の辺３１に沿った領域と比較して配線密度が低くなる（疎になる）領域であるため、第１の辺３１に沿った領域よりも配線幅を太くすることができる。

また、図２では図示を省略したが、出力端子１８と第１出力パッド１４Ａとを接続する第１配線４１は、配線密度の高い第１の辺３１に沿った領域に形成するため、第２配線４２の第１の辺３１に沿った領域における配線幅とほぼ同じ狭い配線幅で形成する。

こうした配線構造は、周知のリソグラフィ技術を用いて形成し、微細な配線パターンをエッチング形成するようにしている。

なお、全体の配線抵抗値Ｒは、以下の式（１）、（２）により求められる。
Ｒ＝Ｌ×ｒ・・・（１）
ｒ＝ρ／（Ｗ×Ｈ）・・・（２）
ここで、ｒ：単位配線長当たりの配線抵抗値、ρ：抵抗率、Ｌ：配線長、Ｗ：配線幅、Ｈ：配線高さ（配線厚）である。

従って、第２配線４２の配線長Ｌが長くなっても、第１配線４１に比べて単位配線長当たりの配線抵抗値が低くなるように配線幅Ｗを広くして第２配線４２を形成することにより、配線抵抗値Ｒが抑えられる。

図３は、半導体素子の他の構成例を示す図である。この構成例では、出力パッド１４が、半導体素子の外周の第１の辺３１および第２の辺３２に沿った領域だけでなく、第３の辺３３に沿った領域にも形成されている。なお、第３の辺３３に沿った領域に形成された出力パッド１４も、第２出力パッド１４Ｂと呼称する。そして、上記と同様に、第２出力パッド１４Ｂと出力端子１８とを接続する配線の各々を第２配線４２と呼称する。

この構成例においても、内部回路１６の出力端子１８と第２出力パッド１４Ｂとを接続する第２配線４２は、平均して第１配線４１の配線幅より太くなるように形成されている。言い換えると、第２配線４２の単位配線長当たりの配線幅が第１配線４１の単位配線長当たりの配線幅よりも広くなるように形成されている。更に、この構成例においても、各第２配線４２において、第２の辺３２に近い領域の配線ほどその配線幅が太くなるように形成されている。すなわち、図３に示すように、各第２配線４２の、第３の辺３３に沿った領域の配線幅を第１の辺３１に沿った領域の配線幅よりも広くし、第２の辺３２に沿った領域の配線幅を第３の辺３３に沿った領域の配線幅よりも広くして形成する。

このような構成によっても、上記と同様の効果が得られる。

なお、第４の辺３４に沿って第２出力パッド１４Ｂを形成した場合であっても、上記のように配線幅を広くして第２配線４２を形成することで、上記と同様の効果が得られる。

また、本発明は上記実施の形態の半導体素子に限定されず、例えば、第３の辺３３に沿った領域の配線幅は広くせず、第２の辺３２に沿った領域の配線幅のみ広くするようにしてもよい。

［第２の実施の形態］

第１の実施の形態では、第２配線４２の単位配線長当たりの配線幅が第１配線４１の単位配線長当たりの配線幅よりも広くなるように第２配線４２を形成する例について説明したが、本実施の形態では、第２配線４２を複数の配線層を用いて形成して配線抵抗を抑える例について説明する。

半導体素子は、一般的に、シリコン基板上に複数の配線層が積層された多層配線構造となっている。この複数の配線層を利用し、第１配線４１の形成に用いる配線層数よりも第２配線４２の形成に用いる配線層数を多くすることによって、第２配線４２の単位配線長当たりの配線抵抗値を低く抑えることができる。

図４に、本実施の形態の半導体素子の構成例を示す。この構成例では、第２出力パッド１４Ｂが、半導体素子の外周の第１の辺３１および第２の辺３２に沿った領域だけでなく、第３の辺３３に沿った領域にも形成されている。なお、出力パッド１４の配置と第２配線４２の配線方法以外は、第１の実施の形態の図１と同様の構成であるため、ここでのこれ以上の説明を省略する。

図４に示すように、第１の辺３１に沿った領域（以下、第１領域）には、積層された複数の配線層のうち最上層（第１層）のみ使用して、各第１配線４１、及び各第２配線４２の一部を形成する。

第３の辺３３に沿った領域（以下、第３領域）には、第１層、及び第１層の下層の配線層（第２層）を使用して各第２配線４２の一部を形成する。

より具体的には、第３領域における各第２配線４２の配線経路上の予め定められた分岐位置の各々に、第１層及び第２層を接続するためのスルーホールを形成する、そして、第１領域から引き回された第１層の第２配線４２の各々を、該分岐位置から分岐させて、第２層にも形成する。これにより、第１層の配線と第２層の配線とが垂直方向（複数の配線層の積層方向）に並んで引き回された状態で第２配線４２の各々が形成される。

第２の辺３２に沿った領域（以下、第２領域）には、第１層、第２層、及び第２層の下層の配線層（第３層）を使用して第２配線４２の一部を形成する。

より具体的には、第２領域における各第２配線４２の配線経路上の予め定められた分岐位置の各々に、第１層、第２層、及び第３層を接続するためのスルーホールを形成し、上記と同様に、第２配線４２の各々を第１層〜第３層の３つの配線層に分岐させて形成する。これにより、第１層の配線、第２層の配線、及び第３層の配線が垂直方向（複数の配線層の積層方向）に並んで引き回された状態で第２配線４２の各々が形成される。

なお、各第２配線４２の端部を第２出力パッド１４Ｂに接続するために、複数層に形成した各第２配線４２を１つの配線層に合流させる（ショートさせる）必要がある。従って、第２領域における各第２配線４２の配線経路上の予め定められた合流位置の各々にスルーホールを形成し、その合流位置で３つの配線層に分岐した第１配線４１を例えば第１層に合流させ、第２配線４２の端部の各々を第１出力パッド１４Ａに接続する。

このように、第２配線４２の各々を形成するための用いる配線層の数を、第１配線４１の各々を形成するために用いる配線層の数より多くして形成するようにしたため、第２配線４２の配線抵抗値を抑えることができる。

なお、第４の辺３４に沿って第２出力パッド１４Ｂを形成した場合であっても、上記のように複数の配線層を用いて第２配線４２を形成することで、上記と同様の効果が得られる。

また、本発明は上記実施の形態の半導体素子に限定されず、例えば、第３の辺３３に沿った領域では１つの配線層のみ用いて形成し、第２の辺３２に沿った領域でのみ複数の配線層を使用して形成するようにしてもよい。

［その他の実施の形態］

また、複数の第２配線４２の各々を複数の第１配線４１の各々よりも上層の配線層に形成するようにしてもよい。半導体素子に積層される配線層は、上層ほど層厚が厚くなる（配線厚が厚くなる）ものが多い。従って、複数の第２配線４２を複数の第１配線４１の各々よりも上層の配線層に形成することによって、第２配線４２の各々の単位配線長当たりの配線厚を第１配線４１よりも厚く形成でき、単位配線長当たりの配線抵抗を抑えることができる。

さらにまた、複数の第２配線４２の各々を複数の第１配線４１の各々よりも抵抗率が低い材料により形成してもよい。例えば、複数の配線層のうち第１層をＣｕからなる配線層とし、第２層をＡｌからなる配線層として、第２配線４２の各々を第１層に、第１配線４１の各々を第２層に形成する。ＣｕはＡｌに比較して抵抗率が低い材料である。従って、第２配線４２を該抵抗率が低い材料で形成することで、第１配線４１よりも単位配線長当たりの配線抵抗を低く抑えることができる。

なお、「第１の実施の形態」で説明した配線幅を広くして第２配線４２を形成する方法、「第２の実施の形態」で説明した複数の配線層を使用して第２配線４２を形成する方法、「その他の実施の形態」で説明した配線厚を厚くして第２配線４２を形成する方法及び抵抗率が低い材料で第２配線４２を形成する方法、のいずれか２以上の方法を組み合わせて第２配線４２を形成してもよい。

１０半導体素子
１２入力パッド
１４Ａ第１出力パッド
１４Ｂ第２出力パッド
１６内部回路
１７入力端子
１８出力端子
３１第１の辺
３２第２の辺
３３第３の辺
３４第４の辺
４１第１配線
４２第２配線

Claims

基板の各辺に沿って各々形成された複数の配線領域と、
１つの前記配線領域に形成された第１配線と、
複数の内部回路に各々設けられた出力端子の何れかと前記第１配線が形成された配線領域以外の前記配線領域が形成された辺に沿って設けられた複数の出力パッドの何れかとを各々接続する配線で、かつ２つ以上の隣接する前記配線領域に引き回されて形成され、前記出力端子から遠くなるほど単位配線長当たりの抵抗値が低くなるように形成された第２配線と、
を有することを特徴とする半導体素子。
前記基板の外周の一辺に沿って形成される複数の第１出力パッドと、
前記一辺に対向する辺及び一辺に隣接する辺の少なくとも１つに沿って形成される複数の第２出力パッドと、
前記複数の第１出力パッド及び前記複数の第２出力パッドの何れかの出力パッドに接続される出力端子を各々備え、前記出力端子の各々が前記一辺の側に沿って配列されるように前記基板に前記一辺に沿って形成される複数の内部回路と、を有し、
前記配線領域は、
前記複数の第１出力パッドに隣接する配線領域であって、前記複数の出力端子の何れかと前記複数の第１出力パッドの何れかとを各々接続する前記第１配線が形成される第１配線領域と、
前記複数の第２出力パッドに隣接する配線領域であって、前記複数の出力端子の何れかと前記複数の第２出力パッドの何れかとを各々接続する前記第２配線が形成される第２配線領域と、を含み、
前記第２配線領域に形成される配線の単位配線長当たりの抵抗値が、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低いことを特徴とする請求項１に記載の半導体素子。
単位配線長当たりの配線幅を異ならせることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くすることを特徴とする請求項２に記載の半導体素子。
前記基板上には複数の配線層が積層されており、配線層の数を異ならせることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くすることを特徴とする請求項２に記載の半導体素子。
単位配線長当たりの配線厚を異ならせることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くすることを特徴とする請求項２に記載の半導体素子。
抵抗率が異なる材料を用いることにより、前記第２配線領域に形成される配線の単位配線長当たりの抵抗値を、前記第１配線領域に形成される配線の単位配線長当たりの抵抗値より低くすることを特徴とする請求項２に記載の半導体素子。