JP5168872B2

JP5168872B2 - 半導体集積回路

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Publication number: JP5168872B2
Application number: JP2006275482A
Authority: JP
Inventors: 貴弘野見山; 元多田; 善弘重田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-10-06
Filing date: 2006-10-06
Publication date: 2013-03-27
Anticipated expiration: 2026-10-06
Also published as: JP2008098244A; US20080083937A1; US7714363B2

Description

本発明は半導体集積回路に関し、特に表示装置のアドレスを駆動する半導体集積回路に関する。

プラズマディスプレイパネル（Plasma Display Panel，ＰＤＰ）のアドレスを制御する集積回路（Integrated Circuit，ＩＣ）として、ＰＤＰアドレスドライバＩＣがある。
ＰＤＰアドレスドライバＩＣは、一般的に動作電圧が５０Ｖ以上の高電圧、瞬間電流が５Ａ以上、消費電流が３００ｍＡ以上の大電流を要し、１００個以上の多数の出力ビット部を備えている。

最近では、多数の出力ビット部を備えたＰＤＰアドレスドライバＩＣの小型化を図るために、セミスリム型のＰＤＰアドレスドライバＩＣが開発されている（例えば、非特許文献１参照。）。このセミスリム型のＰＤＰアドレスドライバＩＣとは、例えば、図５に示すレイアウトをしている。

図５はＰＤＰアドレスドライバＩＣのレイアウトを説明する要部図である。この図は、ＰＤＰアドレスドライバＩＣを上から眺めた平面図を示している。
ＰＤＰアドレスドライバＩＣ２００は、中央部に増幅回路部２０１を備え、両端に外部接続用の端子が複数配置されている。

例えば、一方の縁部２０２には、縁部２０２の中央に入力端子２０３、高圧グランド端子２０４及び高圧電源端子２０５が集中して配置されている。そして、高圧グランド端子２０４及び高圧電源端子２０５からは、それぞれ高圧グランド配線２０６、高圧電源配線２０７が接続され、高圧グランド配線２０６及び高圧電源配線２０７がＰＤＰアドレスドライバＩＣ２００の平面内で引き回されように配設されている。

ところで、このＰＤＰアドレスドライバＩＣ２００は、実際には図５の奥から手前にかけて、金属配線が積層構造（多層配線構造）により形成され、上述した高圧グランド配線２０６及び高圧電源配線２０７は、ＰＤＰアドレスドライバＩＣ２００の多層配線の最上層にパターン形成されている。

例えば、積層構造が３層構造である場合、高圧グランド配線２０６及び高圧電源配線２０７は３層目に位置し、その下層には、ロジック回路からの信号配線（不図示）や、高耐圧回路の出力端子に接続された配線（不図示）等が複雑に配設されている。

そして、高圧グランド配線２０６及び高圧電源配線２０７の下層には、出力ビット部２０８が矢印Ｃの範囲で隙間なく並設されている。そして、３層目の配線層で形成される入力端子２０３から入った信号が増幅回路部２０１を通じて、内部回路で信号処理された後、出力ビット部２０８に送信され、３層目の配線層で形成される出力端子２０９から出力される。そして、パネル（不図示）のアドレスを指定する。

このように、図５に示すセミスリム型のＰＤＰアドレスドライバＩＣ２００では、ＰＤＰアドレスドライバＩＣの小型化を図るために、出力ビット部２０８がＰＤＰアドレスドライバＩＣ２００の両端に隙間なく並設されている。また、全ての出力ビット部２０８の上層には高圧グランド配線２０６が形成されている。

次に、上述した出力ビット部２０８の構成について説明する。
図６は出力ビット部の構成を説明する要部図であり、（Ａ）は出力ビット部のレイアウト図、（Ｂ）は出力ビット部の回路構成図である。

図６（Ａ）に示すように、出力ビット部２０８は、矢印Ｄで示した領域にパネルに信号を出力する高耐圧回路部が配置され、矢印Ｅで示した領域に、高耐圧回路を制御するロジック回路部がセットになって配置されている。そして、高耐圧回路部の上層には、上述した高圧グランド配線２０６及び高圧電源配線２０７が配設されている。また、図５では図示しなかったが、ロジック回路部の上層には、ロジック回路部にグランド電位を供給するロジックグランド配線２１０が配設されている。また、ロジック回路部に所定の電圧を供給するロジック電源配線２１１が配設されている。

そして、図６（Ｂ）に示すように、高耐圧回路部は、能動素子Ｐ１，Ｐ２，Ｎ１，Ｎ２よって構成されるレベルシフタ回路と、能動素子Ｐ３，Ｎ３より構成される出力回路を含んだ構成をしている。ここで、レベルシフタ回路は、ロジック回路部からの信号を受信して高電圧の信号に変換する回路であり、出力回路は、ロジック回路部からの信号に基づいて電源電位又はグランド電位を出力する。

このように出力ビット部２０８は、高耐圧回路部とロジック回路部を備え、ＰＤＰアドレスドライバＩＣ２００の長手方向の両端に隙間なく並設されている。
ところで、近年のＰＤＰモジュールは、ＰＤＰモジュール全体のコストダウンを図るために、ＰＤＰモジュール１個単位のＰＤＰアドレスドライバＩＣの数を減らす傾向にある。ＰＤＰモジュール１個単位のＰＤＰアドレスドライバＩＣの数を減らす場合、出力性能の維持を図るためには、ＰＤＰアドレスドライバＩＣ１個単位の出力ビット部の数を増加させる必要がある。例えば、現在のＰＤＰモジュール１個単位の出力ビット部の数は２５６のものが主流であるが、次世代では３８４以上へと移行する傾向にある。
T.Nomiyama,K.Kawamura,A.Fukuchi,K.Sato,Y.Shigeta, and G.Tada, "New 256-ch PDP Address Driver IC with Reducing Switching Noise" Proc. of International Display Workshop / Asia Display(IDW/AD'05),pp.453-456(2005)

しかしながら、ＰＤＰアドレスドライバＩＣ１個に備えられる出力ビット部の数が増加すれば、ＰＤＰアドレスドライバＩＣ内の消費電流が増加するため、ＰＤＰアドレスドライバＩＣ内に配設されている金属配線の電流許容量を増加させなければならない。即ち、上述した高圧グランド配線２０６、高圧電源配線２０７等の線幅を増加させて、電流許容量を増加させる必要がある。ところが、出力ビット部の増加比率に伴って、単純に金属配線の幅を増加させると、次のような不具合が生じる。

図７は幅広の金属配線を配置させた場合の出力ビット部の配置関係を説明する要部図である。
図示するように、高圧電源配線２１３は、高耐圧回路部が配置されている直上の領域外に配置される。

具体的には、ＰＤＰアドレスドライバＩＣの消費電流が４００ｍＡだとすると、配線幅に対する金属配線の電流容量は２（ｍＡ／μｍ）の場合、この電流容量に対応できる金属配線幅は、高圧グランド配線２１２及び高圧電源配線２１３共に２００μｍになる。例えば、高耐圧回路部が配置されている領域の幅を３５０μｍとすると、この直上の領域から５０μｍ超えて、高圧電源配線２１３が配置することになる。即ち、能動素子が形成されていない領域上に、高圧電源配線２１３が配置することになる。

このような問題を解決するためには、矢印Ｅに示すロジック回路部が配置されている領域の直上に、高圧グランド配線２１２または高圧電源配線２１３を延出させる方法がある。しかし、ロジック回路部の上層には、ロジックグランド配線２１０及びロジック電源配線２１１を配設する領域を確保しなければならず、ロジック回路部が配置されている領域の直上に高圧グランド配線２１２または高圧電源配線２１３を延出させることは難しい。

また、高圧グランド配線及び高圧電源配線の厚さを増加させて、電流許容量を確保するという方法も考えられる。
しかし、一般に金属配線の厚みを増した場合は、エッチング加工が不充分になることを避けるため、配線間の間隔を広くしなければならない。このため微細なロジック信号配線に厚さを増した配線を用いる場合、ロジック信号配線を形成する領域の面積が大きくなってしまう。

従って、図７に示すような構成で、金属配線の充分な電流許容量を確保しようとすると、上述したように高耐圧回路部及びロジック回路部領域からはみ出して高圧グランド配線２１２または高圧電源配線２１３を配置しなければならず、その結果、ＰＤＰアドレスドライバＩＣの短手方向の距離が拡大し、ＰＤＰアドレスドライバＩＣ１個単位のサイズが大きくなるという問題があった。

また、図６（Ａ）に示す構成では、高耐圧回路部の安定な動作を確保するため、高圧グランド配線２０６及び高圧電源配線２０７の幅を充分にとっており、そのため高耐圧回路部形成領域上のほとんどの領域において最上層金属配線は高圧グランド配線２０６及び高圧電源配線２０７より構成されていた。このため、出力端子２０９は、図６（Ａ）に示すように高耐圧回路部が配置されている領域の直上の領域外に配置されていた。このため、図５に示すように、出力端子２０９をＰＤＰアドレスドライバの両端に形成させると、ＰＤＰアドレスドライバＩＣの短手方向の距離が縮小できないという問題があった。

さらに、図５に示すＰＤＰアドレスドライバＩＣ２００では、高圧グランド配線２０６及び高圧電源配線２０７をＰＤＰアドレスドライバＩＣ２００の平面内で周回させるように配置しているために、ＰＤＰアドレスドライバＩＣ２００の長手方向の端部において、出力端子が形成されていない領域（図中の矢印Ｆで示す領域）上にも、高圧グランド配線２０６及び高圧電源配線２０７が配置され、ＰＤＰアドレスドライバＩＣ２００の長手方向の距離を縮小できないという問題点があった。

本発明はこのような点に鑑みてなされたものであり、ディスプレイパネルのアドレスを制御する半導体集積回路において、小型ながら充分な電流許容量を備えさせ、多数の出力ビット部を備えた半導体集積回路を提供することを目的とする。

本発明では上記課題を解決するために、表示装置を駆動する半導体集積回路において、能動素子に外部より供給される第１の電位を供給する平板状の第１の金属配線層と、前記能動素子に外部より供給される第２の電位を供給する平板状の第２の金属配線層とが複数の層に分けて形成され、前記複数の層の平面形状が矩形形状であり、前記複数の層の最上層において、前記第１の金属配線層が前記矩形形状の短手方向中心を長手方向に延びる線上に配設され、前記第２の金属配線層が前記第１の金属配線層を取り囲むように配設され、前記複数の層の最下層において、前記第１の金属配線層が前記長手方向に延びる線を挟んで両側に配設され、前記第２の金属配線層が前記第１の金属配線層の外側に隣接して配設されていることを特徴とする半導体集積回路が提供される。

また、前記複数の層の最上層において、前記半導体集積回路の出力端子の一部または全部が前記能動素子が形成されている領域の直上の領域内に形成されているものとする。

本発明では、表示装置を駆動する半導体集積回路において、半導体集積回路に形成された能動素子に外部より第１の電位を供給する平板状の第１の金属配線層と、能動素子に電源電位を供給する平板状の外部より第２の電位金属配線層とを複数の層に形成して配設するようにした。

これにより、表示装置のアドレスを制御する半導体集積回路は、小型ながら充分な電流許容量を備えることができ、多数の出力ビット部を備えることができる。
さらに、半導体集積回路の出力端子の一部または全部が能動素子が形成されている領域の直上の領域内に形成させた場合、より小型化を実現することができる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
最初に、第１の実施の形態について説明する。第１の実施の形態では、高圧電源配線及び高圧グランド配線が配設された層が積層されている。そして最上層において、出力端子一部または全てが能動素子形成領域直上の領域内に形成されている。

図１は第１の実施の形態のＰＤＰアドレスドライバＩＣの要部断面図である。
この図は、ＰＤＰアドレスドライバＩＣの短手方向から眺めた出力ビット部１０の１個分に形成された半導体集積回路の要部断面を模式的に表している。図中で第１層、第２層、第３層までの金属配線は主要部のみ表示してある。

Ｓｉ（シリコン）基板１１上には、表示装置に信号を出力する高耐圧回路部１２と、高耐圧回路部１２を制御するロジック回路部１３が設けられている。高耐圧回路部１２とロジック回路部１３には、それぞれの回路を構成する能動素子１４，１５，１６，１７が形成されている。ここで、能動素子とは、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、高耐圧回路部１２並びにロジック回路部１３のようにＳｉ基板１１上に能動素子が形成されている領域を能動素子形成領域１８と定義する。

そして、能動素子１４，１５，１６，１７のそれぞれのソース・ドレイン領域１４ａ，１４ｂ，１５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ上には、プラグ電極１９ａ，１９ｂ，２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂが形成され、ソース・ドレイン領域１４ａ，１５ａ，１６ａ，１７ａと積層構造の第１層目にパターン形成されたそれぞれの配線層３０，３１，３２，３３とがプラグ電極１９ａ，２０ａ，２１ａ，２２ａを介して、電気的に接続されている。そして、配線層３０，３１，３２，３３上には、さらにプラグ電極３５，３６，３７，３８が形成され、第２層目にパターン形成された配線層４０，４１，４２，４３と第１層目に形成されたそれぞれの配線層３０，３１，３２，３３とがプラグ電極３５，３６，３７，３８を介して電気的に接続されている。

第３層においては、第１の金属配線である高圧グランド配線層５０がプラグ電極４７を介して配線層４２に電気的に接続されている。また、第２の金属配線である高圧電源配線層５１がプラグ電極４８を介して配線層４３に電気的に接続されている。

このように、高耐圧回路部１２の直上に、高圧グランド配線層５０及び高圧電源配線層５１が配設され、高圧グランド配線層５０から高耐圧回路部１２にグランド電位が供給され、高圧電源配線層５１から高耐圧回路部１２に高圧電源電位が供給される。

そして、第３層においては、上述した高圧グランド配線層５０及び高圧電源配線層５１の他、ロジックグランド配線層５２がプラグ電極４６を介して配線層４１に電気的に接続されている。また、ロジック電源配線層５３がプラグ電極４５を介して配線層４０に電気的に接続されている。

このように、ロジック回路部１３の直上に、ロジックグランド配線層５２及びロジック電源配線層５３が配設され、ロジックグランド配線層５２からロジック回路部１３にグランド電位が供給され、ロジック電源配線層５３からロジック回路部１３に所定の電位が供給される。

尚、プラグ電極２２ｂ上に形成された配線層３４上と配線層４４とは、プラグ電極３９を介して電機的に接続され、さらに配線層４４は、プラグ電極４９を介して配線層５４に電気的に接続されている。

そして、この実施の形態では、第３層の上にさらに第４層を形成し、第４層においても高圧グランド配線層６０及び高圧電源配線層６１を配設している。
具体的には、第４層目の高圧グランド配線層６０を第３層目にパターン形成したロジックグランド配線層５２、ロジック電源配線層５３及び高圧グランド配線層５０の上層に配置し、第４層目の高圧グランド配線層６０と第３層目の高圧グランド配線層５０とをプラグ電極５５を介して電気的に接続している。即ち、第４層目の高圧グランド配線層６０と第３層目の高圧グランド配線層５０とは、同電位である。

また、第４層目の高圧電源配線層６１を第３層目にパターン形成した高圧グランド配線層５０及び高圧電源配線層５１の上層に配置し、第４層目の高圧電源配線層６１を第３層目の高圧電源配線層５１とプラグ電極５６を介して電気的に接続している。即ち、第４層目の高圧電源配線層６１と第３層目の高圧電源配線層５１とは、同電位である。

そして、出力端子６２は、プラグ電極５７を介して配線層５４に電気的に接続されている。さらに、出力端子６２上には、材質がＡｕ（金）のバンプ６３が形成されている。
尚、第１〜４層に設けた金属配線層の材質は、例えばＡｌＣｕ（アルミニウムと銅の合金）である。また、第１〜４層の各配線層の間には酸化膜等の層間絶縁膜が形成されている。

このように、第１の実施の形態では、高耐圧回路部１２に所定の電位を供給する高圧グランド配線層及び高圧電源配線層を複数層に分けて立体的に配設し、それぞれを導通させることにより、ＰＤＰアドレスドライバＩＣのサイズを増加させることなく、高耐圧回路部１２に所定の電位を供給する高圧グランド配線層及び高圧電源配線層の線幅を増加させている。

そして、出力端子６２については、その一部が第３層目の高圧電源配線層５１の上層、即ち高耐圧回路部１２の直上の領域内に形成されている。また、出力端子６２については、その全てを第３層目の高圧電源配線層５１の上層、即ち高耐圧回路部１２の直上の領域内に形成させてもよい。

従って、出力端子６２については、図６に示す高耐圧回路部が配置されている領域の直上の領域外に配置する必要がなくなり、ＰＤＰアドレスドライバＩＣの短手方向の距離を縮小させることができる。高圧グランド配線層５０，６０と、高圧電源配線層５１，６１を複数の層を形成して配設すると、単層で形成する場合に比べ工程が増加するが、出力端子６２を高耐圧回路部１２が配置されている直上に配置することによりチップを小型化できるため、半導体集積回路全体としては、図５及び図６に示す構成と比べてコストを下げることができる。

以上、出力ビット部１０の１個分に形成された半導体集積回路の要部断面に基づき、各金属配線層の立体的な配置を説明してきたが、ＰＤＰアドレスドライバＩＣ全体では、どのように金属配線層がパターン形成されているのかを理解するために、ＰＤＰアドレスドライバＩＣ全体の平面図を用いて第１の実施の形態の金属配線層の立体的な配置について説明する。

図２は第１の実施の形態のＰＤＰアドレスドライバＩＣの要部平面図であり、（Ａ）は積層構造の第３層の要部平面図であり、（Ｂ）は積層構造の第４層の要部平面図である。図示するように、ＰＤＰアドレスドライバＩＣの平面は、矩形状をしている。また、図中の点線Ａの領域は、図１に示したＳｉ基板１１上に設けた能動素子形成領域１８の外端を示している。

最初に、図２（Ａ）に示すＰＤＰアドレスドライバＩＣの第３層の要部平面構造について説明する。
ＰＤＰアドレスドライバＩＣ１００の積層構造の第３層においては、高耐圧回路部（不図示）にグランド電位を供給する平板状の高圧グランド配線層５０ａ，５０ｂが平行に、ＰＤＰアドレスドライバＩＣ１００の長手方向の両側に並設されている。また、高圧グランド配線層５０ａ，５０ｂの外側には、高圧グランド配線層５０ａ，５０ｂに隣接するように、平板状の高圧電源配線層５１ａ，５１ｂが平行に、ＰＤＰアドレスドライバＩＣ１００の長手方向の両側に並設されている。これらの高圧グランド配線層５０ａ，５０ｂ、高圧電源配線層５１ａ，５１ｂは共に、点線Ａの領域内にあり、能動素子形成領域１８の外端から内側の領域に配置されている。

次に、図２（Ｂ）を用いて、ＰＤＰアドレスドライバＩＣ１００の第４層の要部平面構造について説明する。
ＰＤＰアドレスドライバＩＣ１００の積層構造の第４層においては、平板状の高圧グランド配線層６０がＰＤＰアドレスドライバＩＣ１００の長手方向の中心線上に配置されている。そして、この高圧グランド配線層６０と図２（Ａ）に示す第３層目に配置した高圧グランド配線層５０ａ，５０ｂとは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

また、高圧グランド配線層６０の外側には、高圧グランド配線層６０を取り囲むように平板状の高圧電源配線層６１が引き回されている。そして、高圧電源配線層６１と図２（Ａ）に示す第３層に配置された高圧電源配線層５１ａ，５１ｂとは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

これらの高圧グランド配線層６０、高圧電源配線層６１は共に、点線Ａの領域内にあり、能動素子形成領域１８の外端から内側の領域に配置されている。
そして、出力端子６２については、その一部または全てが能動素子形成領域１８の直上の領域内に形成されている。ここで、図中に示す矢印Ｂは、出力端子６２が矢印Ｂの範囲にも、隙間なく配置されていることを意味している。

尚、高圧グランド配線層６０、高圧電源配線層６１からは、それぞれ端子７０ａ，７０ｂが延出され、端子７０ａ，７０ｂの一部または全てが能動素子形成領域１８の直上の領域内に形成されている。

このようにＰＤＰアドレスドライバＩＣ１００においては、半導体集積回路に形成された能動素子に外部よりグランド電位を供給する平板状の高圧グランド配線層５０ａ，５０ｂ，６０と、能動素子に外部より電源電位を供給する平板状の高圧電源配線層５１ａ，５１ｂ，６１とを配設する層が複数の層を形成して半導体集積回路に配設されている。

そして、高圧グランド配線層５０ａ，５０ｂ，６０及び高圧電源配線層５１ａ，５１ｂ,６１が能動素子形成領域１８の直上の領域内に配置されている。
このようなＰＤＰアドレスドライバＩＣ１００によれば、第３層及び第４層において高圧グランド配線層５０ａ，５０ｂ，６０及び高圧電源配線層５１ａ，５１ｂ，６１が立体的に配設されている。従って、高圧グランド配線層５０ａ，５０ｂ，６０及び高圧電源配線層５１ａ，５１ｂ，６１によって、その線幅が充分に確保されている。

その結果、充分な電流許容量を確保するために、高圧グランド配線層及び高圧電源配線層の線幅を拡大しても、ＰＤＰアドレスドライバＩＣ１００の短手方向の距離が拡大することはない。

特に、第３層及び第４層に高圧グランド配線層５０ａ，５０ｂ，６０及び高圧電源配線層５１ａ，５１ｂ，６１を配設させた場合は、第３層のみに高圧グランド配線層及び高圧電源配線層を配設させた場合のそれぞれの線幅に比べて、半分以下の線幅にすることもできる。そして、第３層においては、高圧グランド配線層５０ａ，５０ｂ及び高圧電源配線層５１ａ，５１ｂのそれぞれの線幅が縮小した結果、別の配線パターン（例えば、ロジックグランド配線層５２やロジック電源配線層５３）を新たに発生した空の領域に配置することもできる。

また、高圧グランド配線層５０ａ，５０ｂ，６０の充分な線幅によって、高圧グランド配線層５０ａ，５０ｂ，６０の寄生抵抗がより減少し、能動素子に安定なグランド電位を供給することができる。その結果、ＰＤＰアドレスドライバＩＣ１００の出力信号の誤動作をより減少させることができる。

また、出力端子６２については、その一部または全てが第３層目の高圧電源配線層５１の上層、即ち能動素子形成領域１８の直上の領域内に形成されている。
従って、出力端子６２については、図６に示す高耐圧回路部が配置されている領域の直上の領域外に配置する必要がなくなり、ＰＤＰアドレスドライバＩＣの短手方向の距離を縮小させることができる。その結果、ＰＤＰアドレスドライバＩＣの小型化が達成できる。

また、図５に示すＰＤＰアドレスドライバＩＣ２００では、ＰＤＰアドレスドライバＩＣ２００の長手方向の端部において、出力端子が形成されていない領域（図中の矢印Ｆで示す領域）上にも、高圧グランド配線２０６及び高圧電源配線２０７を配置している。即ち、能動素子が形成されていない領域上に、高圧グランド配線２０６及び高圧電源配線２０７を配置している。

しかし、図１，２に示すＰＤＰアドレスドライバＩＣ１００では、第３層及び第４層に高圧グランド配線層５０ａ，５０ｂ，６０及び高圧電源配線層５１ａ，５１ｂ，６１を能動素子が形成されている領域上に配置させているので、図５に示す矢印Ｆで示す範囲の領域に高圧グランド配線層及び高圧電源配線層を引き回す必要がない。その結果、ＰＤＰアドレスドライバＩＣの長手方向の距離を縮小させることができる。その結果、ＰＤＰアドレスドライバＩＣの小型化が達成できる。

次に、第２の実施の形態について説明する。尚、以下の説明では、図１及び図２に示した要素と同一の要素については、同一の符号を附し、その説明の詳細は省略する。また、この実施の形態では、第３層の構成が図２（Ａ）に示す第１の実施の形態の第３層の構造と同一なので、その図面、詳細の説明は割愛する。

図３は第２の実施の形態のＰＤＰアドレスドライバＩＣの要部平面図である。
図中の点線Ａの領域は、図１に示したＳｉ基板１１上に設けた能動素子形成領域１８の外端を示している。

ＰＤＰアドレスドライバＩＣ１０１の積層構造の第４層においては、平板状の高圧グランド配線層６４ａ，６４ｂ，６４ｃがＰＤＰアドレスドライバＩＣ１０１の長手方向の中心線上に配置されている。これらの高圧グランド配線層６４ａ，６４ｂ，６４ｃは導通されており、同電位である。そして、この高圧グランド配線層６４ａ，６４ｂ，６４ｃと図２（Ａ）に示す第３層目に配置した高圧グランド配線層５０ａ，５０ｂとは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

また、高圧グランド配線層６４ａ，６４ｃの両側及び高圧グランド配線層６４ｂの片側には、平板状の高圧電源配線層６５が配置されている。さらに、高圧電源配線層６５は、その一部を高圧グランド配線層６４ａと高圧グランド配線層６４ｂの間隙、高圧グランド配線層６４ｃと高圧グランド配線層６４ｂの間隙で横断させて、高圧グランド配線層６４ａ，６４ｃの両側に配置した高圧電源配線層６５同士を導通させている。

そして、高圧電源配線層６５と図２（Ａ）に示す第３層目に配置された高圧電源配線層５１ａ，５１ｂとは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

これらの高圧グランド配線層６４ａ，６４ｂ，６４ｃ、高圧電源配線層６５は共に、点線Ａの領域内にあり、能動素子形成領域１８の外端から内側の領域に配置されている。
そして、出力端子６２については、その一部または全てが能動素子形成領域１８の直上の領域内に形成されている。ここで、図中に示す矢印Ｂは、出力端子６２が矢印Ｂの範囲にも、隙間なく配置されていることを意味している。

このようにＰＤＰアドレスドライバＩＣ１０１においては、半導体集積回路に形成された能動素子にグランド電位を供給する平板状の高圧グランド配線層５０ａ，５０ｂ，６４ａ，６４ｂ，６４ｃと、能動素子に電源電位を供給する平板状の高圧電源配線層５１ａ，５１ｂ，６５とを配設する層が複数の層を形成して半導体集積回路に配設されている。

そして、高圧グランド配線層５０ａ，５０ｂ，６４ａ，６４ｂ，６４ｃ及び高圧電源配線層５１ａ，５１ｂ，６５が能動素子形成領域１８の直上の領域内に配置されている。
このようなＰＤＰアドレスドライバＩＣ１０１によれば、第３層及び第４層において高圧グランド配線層５０ａ，５０ｂ，６４ａ，６４ｂ，６４ｃ及び高圧電源配線層５１ａ，５１ｂ，６５が立体的に配設されている。従って、高圧グランド配線層５０ａ，５０ｂ，６４ａ，６４ｂ，６４ｃ及び高圧電源配線層５１ａ，５１ｂ，６５によって、その線幅が充分に確保されている。

その結果、充分な電流許容量を確保するために、高圧グランド配線層及び高圧電源配線層の線幅を拡大しても、ＰＤＰアドレスドライバＩＣ１０１の短手方向の距離が拡大することはない。

特に、第３層及び第４層に高圧グランド配線層５０ａ，５０ｂ，６４ａ，６４ｂ，６４ｃ及び高圧電源配線層５１ａ，５１ｂ，６５を配設させた場合は、第３層のみに高圧グランド配線層及び高圧電源配線層を配設させた場合のそれぞれの線幅に比べて、半分以下の線幅にすることもできる。

そして、第３層においては、高圧グランド配線層５０ａ，５０ｂ及び高圧電源配線層５１ａ，５１ｂのそれぞれの線幅が縮小した結果、別の配線パターン（例えば、ロジックグランド配線層５２やロジック電源配線層５３）を新たに発生した空の領域に配置することもできる。

また、高圧グランド配線層５０ａ，５０ｂ，６４ａ，６４ｂ，６４ｃによる充分な線幅によって、高圧グランド配線層５０ａ，５０ｂ，６０の寄生抵抗がより減少し、能動素子に安定なグランド電位を供給することができる。その結果、ＰＤＰアドレスドライバＩＣ１０１の出力信号の誤動作をより減少させることができる。

しかし、図３に示すＰＤＰアドレスドライバＩＣ１０１では、第３層及び第４層に高圧グランド配線層５０ａ，５０ｂ，６４ａ，６４ｂ，６４ｃ及び高圧電源配線層５１ａ，５１ｂ，６５を能動素子が形成されている領域上に配置させているので、図５に示す矢印Ｆで示す範囲の領域に高圧グランド配線層及び高圧電源配線層を引き回す必要がない。その結果、ＰＤＰアドレスドライバＩＣの長手方向の距離を縮小させることができる。その結果、ＰＤＰアドレスドライバＩＣの小型化が達成できる。

次に、第３の実施の形態について説明する。尚、以下の説明では、図１乃至図３に示した要素と同一の要素については、同一の符号を附し、その説明の詳細は省略する。図中の点線Ａの領域は、図１に示したＳｉ基板１１上に設けた能動素子形成領域１８の外端を示している。

図４は第３の実施の形態のＰＤＰアドレスドライバＩＣの要部平面図であり、（Ａ）は積層構造の第３層の要部平面図であり、（Ｂ）は積層構造の第４層の要部平面図である。
最初に、図４（Ａ）に示すＰＤＰアドレスドライバＩＣの第３層の要部平面構造について説明する。

ＰＤＰアドレスドライバＩＣ１０２の積層構造の第３層においては、高耐圧回路部（不図示）にグランド電位を供給する平板状の高圧グランド配線層５０ａ，５０ｂが平行に、ＰＤＰアドレスドライバＩＣ１０２の長手方向の両側に並設されている。また、高圧グランド配線層５０ａ，５０ｂに隣接するように、平板状の高圧電源配線層５１ａ，５１ｂが平行に、ＰＤＰアドレスドライバＩＣ１０２の長手方向の両側に並設されている。これらの高圧グランド配線層５０ａ，５０ｂ、高圧電源配線層５１ａ，５１ｂは共に、点線Ａの領域内にあり、能動素子形成領域１８の外端から内側の領域に配置されている。

そして、高圧グランド配線層５０ａと高圧グランド配線層５０ｂの間の領域には、ロジック回路部（不図示）にグランド電位を供給するロジックグランド配線層５２（第３の金属配線）が引き回されている。さらに、ロジックグランド配線層５２によって取り囲まれた領域には、ロジック回路部（不図示）に電源電位を供給するロジック電源配線層５３（第４の金属配線）が引き回されている。

次に、図４（Ｂ）を用いて、ＰＤＰアドレスドライバＩＣ１０２の第４層の要部平面構造について説明する。
ＰＤＰアドレスドライバＩＣ１０２の積層構造の第４層においては、能動素子形成領域１８の直上の領域内で平板状の高圧グランド配線層６６が引き回されている。そして、この高圧グランド配線層６６と図４（Ａ）に示す第３層目に配置した高圧グランド配線層５０ａ，５０ｂとは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

また、高圧グランド配線層６６の外側には平板状の高圧電源配線層６７が引き回されている。そして、高圧電源配線層６７と図４（Ａ）に示す第３層目に配置された高圧電源配線層５１ａ，５１ｂとは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

これらの高圧グランド配線層６６、高圧電源配線層６７は共に、ＰＤＰアドレスドライバＩＣ１０２の平面内で引き回され、且つ点線Ａの領域内にあり、能動素子形成領域１８の外端から内側の領域に配置されている。

また、高圧グランド配線層６６で取り囲まれた領域には、ロジックグランド配線層６８が引き回されている。そして、ロジックグランド配線層６８と図４（Ａ）に示す第３層目に配置したロジックグランド配線層５２とは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

さらに、ロジックグランド配線層６８で取り囲まれた領域には、ロジック電源配線層６９ａが引き回されている。また、ＰＤＰアドレスドライバＩＣ１０２の中央部にロジック電源配線層６９ｂが配置されている。そして、ロジック電源配線層６９ａ，６９ｂと図４（Ａ）に示す第３層目に配置したロジック電源配線層５３とは、第３層と第４層との間に形成されたビア（不図示）を介して導通されている。

そして、出力端子６２については、その一部または全てが能動素子形成領域１８の直上の領域内に形成されている。ここで、図中に示す矢印Ｂは、出力端子６２が矢印Ｂの範囲にも、隙間なく配置されていることを意味している。

また、ロジックグランド配線層６８、ロジック電源配線層６９ｂからは、それぞれ端子７０ｃ，７０ｄが延出され、端子７０ｃ，７０ｄの一部または全てが能動素子形成領域１８の直上の領域内に形成されている。

このようにＰＤＰアドレスドライバＩＣ１０２においては、半導体集積回路に形成された能動素子にグランド電位を供給する平板状の高圧グランド配線層５０ａ，５０ｂ，６６と、能動素子に電源電位を供給する平板状の高圧電源配線層５１ａ，５１ｂ，６７とを配設する層が複数の層を形成して半導体集積回路に配設されている。

そして、高圧グランド配線層５０ａ，５０ｂ，６６及び高圧電源配線層５１ａ，５１ｂ,６７が能動素子形成領域１８の直上の領域内に配置されている。
このようなＰＤＰアドレスドライバＩＣ１０２によれば、第３層及び第４層において高圧グランド配線層５０ａ，５０ｂ，６６及び高圧電源配線層５１ａ，５１ｂ，６７が立体的に配設されている。従って、高圧グランド配線層５０ａ，５０ｂ，６６及び高圧電源配線層５１ａ，５１ｂ，６７によって、その線幅が充分に確保されている。

その結果、充分な電流許容量を確保するために、高圧グランド配線層及び高圧電源配線層の線幅を拡大しても、ＰＤＰアドレスドライバＩＣ１０２の短手方向の距離が拡大することはない。

特に、第３層及び第４層に高圧グランド配線層５０ａ，５０ｂ，６６及び高圧電源配線層５１ａ，５１ｂ，６７を配設させた場合は、第３層のみに高圧グランド配線層及び高圧電源配線層を配設させた場合のそれぞれの線幅に比べて、半分以下の線幅にすることもできる。

また、高圧グランド配線層５０ａ，５０ｂ，６６の充分な線幅によって、高圧グランド配線層５０ａ，５０ｂ，６６の寄生抵抗がより減少し、能動素子に安定なグランド電位を供給することができる。その結果、ＰＤＰアドレスドライバＩＣ１０２の出力信号の誤動作をより減少させることができる。

また、この実施の形態では、第３層の他、第４層にも、ロジックグランド配線層６８及びロジック電源配線層６９ａ，６９ｂを配置している。従って、ロジックグランド配線層及びロジック電源配線層についても、充分な電流許容量を確保することができる。その結果、ロジック回路部の誤動作をより減少させることができる。

しかし、図１，２に示すＰＤＰアドレスドライバＩＣ１００では、第３層及び第４層に高圧グランド配線層５０ａ，５０ｂ，６６及び高圧電源配線層５１ａ，５１ｂ，６７を能動素子が形成されている領域上に配置させているので、図５に示す矢印Ｆで示す範囲の領域に高圧グランド配線層及び高圧電源配線層を引き回す必要がない。その結果、ＰＤＰアドレスドライバＩＣの長手方向の距離を縮小させることができる。その結果、ＰＤＰアドレスドライバＩＣの小型化が達成できる。

尚、上記の第１〜３の実施の形態では、積層構造を４層に限って説明してきたが、その層数については、この数に限るものではない。ＰＤＰアドレスドライバＩＣ内に具備される出力ビットの数に応じて層数を増加させ、金属配線の線幅を増加させることにより金属配線の電流許容量をさらに増加させてもよい。

また、上記の第１〜３の実施の形態では、例えば、高圧グランド配線層５０ａ，５０ｂの外側に高圧電源配線層５１ａ，５１ｂを形成するものについて説明したが、その配置する位置については、両者を入れ替えて形成してもよい。両者を入れ替えて、高圧グランド配線層５０ａ，５０ｂを半導体集積回路の外側に形成した場合、その上に形成される、高圧グランド配線層６０と高圧電源配線層６１の形成位置も入れ替える必要がある。

また、上記の第１〜３の実施の形態では、ロジック電源配線層５３の外側にロジックグランド配線層５２を形成するものについて説明したが、両者を入れ替えて形成してもよい。

第１の実施の形態のＰＤＰアドレスドライバＩＣの要部断面図である。第１の実施の形態のＰＤＰアドレスドライバＩＣの要部平面図であり、（Ａ）は積層構造の第３層の要部平面図であり、（Ｂ）は積層構造の第４層の要部平面図である。第２の実施の形態のＰＤＰアドレスドライバＩＣの要部平面図である。第３の実施の形態のＰＤＰアドレスドライバＩＣの要部平面図であり、（Ａ）は積層構造の第３層の要部平面図であり、（Ｂ）は積層構造の第４層の要部平面図である。ＰＤＰアドレスドライバＩＣのレイアウトを説明する要部図である。出力ビット部の構成を説明する要部図であり、（Ａ）は出力ビット部のレイアウト図、（Ｂ）は出力ビット部の回路構成図である。幅広の金属配線を配置させた場合の出力ビット部の配置関係を説明する要部図である。

符号の説明

１０出力ビット部
１１Ｓｉ基板
１２高耐圧回路部
１３ロジック回路部
１４，１５，１６，１７能動素子
１４ａ，１４ｂ，１５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂソース・ドレイン領域
１８能動素子形成領域
１９ａ，１９ｂ，２０ａ，２０ｂ，２１ａ，２１ｂ，２２ａ，２２ｂ，３５，３６，３７，３８，３９，４５，４６，４７，４８，４９，５５，５６，５７プラグ電極
３０，３１，３２，３３，３４，４０，４１，４２，４３，４４，５４配線層
５０，５０ａ，５０ｂ，６０，６４ａ，６４ｂ，６４ｃ，６６高圧グランド配線層
５１，５１ａ，５１ｂ，６１，６５，６７高圧電源配線層
５２，６８ロジックグランド配線層
５３，６９ａ，６９ｂロジック電源配線層
６２出力端子
６３バンプ
７０ａ，７０ｂ，７０ｃ，７０ｄ端子
１００，１０１，１０２ＰＤＰアドレスドライバＩＣ

Claims

表示装置を駆動する半導体集積回路において、
能動素子に外部より供給される第１の電位を供給する平板状の第１の金属配線層と、前記能動素子に外部より供給される第２の電位を供給する平板状の第２の金属配線層とが複数の層に分けて形成され、
前記複数の層の平面形状が矩形形状であり、
前記複数の層の最上層において、前記第１の金属配線層が前記矩形形状の短手方向中心を長手方向に延びる線上に配設され、前記第２の金属配線層が前記第１の金属配線層を取り囲むように配設され、
前記複数の層の最下層において、前記第１の金属配線層が前記長手方向に延びる線を挟んで両側に配設され、前記第２の金属配線層が前記第１の金属配線層の外側に隣接して配設されていることを特徴とする半導体集積回路。
表示装置を駆動する半導体集積回路において、
能動素子に外部より供給される第１の電位を供給する平板状の第１の金属配線層と、前記能動素子に外部より供給される第２の電位を供給する平板状の第２の金属配線層とが複数の層に分けて形成され、
前記複数の層の平面形状が矩形形状であり、
前記複数の層の最上層において、前記第１の金属配線層が前記矩形形状の短手方向中心を長手方向に延びる線上に配設され、前記第２の金属配線層が前記第１の金属配線層を挟んで両側に配設されるとともに一部が前記第１の金属配線層を横断して配設され、
前記複数の層の最下層において、前記第１の金属配線層が前記長手方向に延びる線を挟んで両側に配設され、前記第２の金属配線層が前記第１の金属配線層の外側に隣接して配設されていることを特徴とする半導体集積回路。
表示装置を駆動する半導体集積回路において、
能動素子に外部より供給される第１の電位を供給する平板状の第１の金属配線層と、前記能動素子に外部より供給される第２の電位を供給する平板状の第２の金属配線層とが複数の層に分けて形成され、
前記複数の層の平面形状が矩形形状であり、
前記複数の層の最上層において、前記第２の金属配線層が前記矩形形状の平面内で引き回され、前記第１の金属配線層が前記第２の金属配線層によって取り囲まれた領域内に引き回され、さらに、前記第１の金属配線層によって取り囲まれた領域内に第３の金属配線層が引き回され、前記第３の金属配線層によって取り囲まれた領域内に第４の金属配線層が引き回され、
前記複数の層の最下層において、前記第２の金属配線層が前記矩形形状の長手方向に沿う両側に配設され、前記第１の金属配線層が前記第２の金属配線層の内側に隣接して配設され、前記第３の金属配線層が前記第１の金属配線層によって挟まれた領域内に引き回され、前記第４の金属配線層が前記第３の金属配線層によって取り囲まれた領域内に引き回されていることを特徴とする半導体集積回路。
前記能動素子によって構成される回路が高耐圧回路であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
前記第３の金属配線層がロジック回路にグランド電位を供給する金属配線であることを特徴とする請求項３記載の半導体集積回路。
前記第４の金属配線層がロジック回路に電源電位を供給する金属配線であることを特徴とする請求項３記載の半導体集積回路。
前記第１の金属配線層及び前記第２の金属配線層が前記能動素子が形成されている領域の直上の領域内に配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
前記複数の層の最上層において、出力端子の一部または全部が前記能動素子が形成されている領域の直上の領域内に形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。
前記第１の電位が高圧グランド電位であり、前記第２の電位が高圧電源電位であることを特徴とする請求項１乃至８のいずれか一項に記載の半導体集積回路。