JP5168872B2 - 半導体集積回路 - Google Patents
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Description
PDPアドレスドライバICは、一般的に動作電圧が50V以上の高電圧、瞬間電流が5A以上、消費電流が300mA以上の大電流を要し、100個以上の多数の出力ビット部を備えている。
PDPアドレスドライバIC200は、中央部に増幅回路部201を備え、両端に外部接続用の端子が複数配置されている。
図6は出力ビット部の構成を説明する要部図であり、(A)は出力ビット部のレイアウト図、(B)は出力ビット部の回路構成図である。
ところで、近年のPDPモジュールは、PDPモジュール全体のコストダウンを図るために、PDPモジュール1個単位のPDPアドレスドライバICの数を減らす傾向にある。PDPモジュール1個単位のPDPアドレスドライバICの数を減らす場合、出力性能の維持を図るためには、PDPアドレスドライバIC1個単位の出力ビット部の数を増加させる必要がある。例えば、現在のPDPモジュール1個単位の出力ビット部の数は256のものが主流であるが、次世代では384以上へと移行する傾向にある。
T.Nomiyama,K.Kawamura,A.Fukuchi,K.Sato,Y.Shigeta, and G.Tada, "New 256-ch PDP Address Driver IC with Reducing Switching Noise" Proc. of International Display Workshop / Asia Display(IDW/AD'05),pp.453-456(2005)
図示するように、高圧電源配線213は、高耐圧回路部が配置されている直上の領域外に配置される。
しかし、一般に金属配線の厚みを増した場合は、エッチング加工が不充分になることを避けるため、配線間の間隔を広くしなければならない。このため微細なロジック信号配線に厚さを増した配線を用いる場合、ロジック信号配線を形成する領域の面積が大きくなってしまう。
さらに、半導体集積回路の出力端子の一部または全部が能動素子が形成されている領域の直上の領域内に形成させた場合、より小型化を実現することができる。
最初に、第1の実施の形態について説明する。第1の実施の形態では、高圧電源配線及び高圧グランド配線が配設された層が積層されている。そして最上層において、出力端子一部または全てが能動素子形成領域直上の領域内に形成されている。
この図は、PDPアドレスドライバICの短手方向から眺めた出力ビット部10の1個分に形成された半導体集積回路の要部断面を模式的に表している。図中で第1層、第2層、第3層までの金属配線は主要部のみ表示してある。
具体的には、第4層目の高圧グランド配線層60を第3層目にパターン形成したロジックグランド配線層52、ロジック電源配線層53及び高圧グランド配線層50の上層に配置し、第4層目の高圧グランド配線層60と第3層目の高圧グランド配線層50とをプラグ電極55を介して電気的に接続している。即ち、第4層目の高圧グランド配線層60と第3層目の高圧グランド配線層50とは、同電位である。
尚、第1〜4層に設けた金属配線層の材質は、例えばAlCu(アルミニウムと銅の合金)である。また、第1〜4層の各配線層の間には酸化膜等の層間絶縁膜が形成されている。
PDPアドレスドライバIC100の積層構造の第3層においては、高耐圧回路部(不図示)にグランド電位を供給する平板状の高圧グランド配線層50a,50bが平行に、PDPアドレスドライバIC100の長手方向の両側に並設されている。また、高圧グランド配線層50a,50bの外側には、高圧グランド配線層50a,50bに隣接するように、平板状の高圧電源配線層51a,51bが平行に、PDPアドレスドライバIC100の長手方向の両側に並設されている。これらの高圧グランド配線層50a,50b、高圧電源配線層51a,51bは共に、点線Aの領域内にあり、能動素子形成領域18の外端から内側の領域に配置されている。
PDPアドレスドライバIC100の積層構造の第4層においては、平板状の高圧グランド配線層60がPDPアドレスドライバIC100の長手方向の中心線上に配置されている。そして、この高圧グランド配線層60と図2(A)に示す第3層目に配置した高圧グランド配線層50a,50bとは、第3層と第4層との間に形成されたビア(不図示)を介して導通されている。
そして、出力端子62については、その一部または全てが能動素子形成領域18の直上の領域内に形成されている。ここで、図中に示す矢印Bは、出力端子62が矢印Bの範囲にも、隙間なく配置されていることを意味している。
このようなPDPアドレスドライバIC100によれば、第3層及び第4層において高圧グランド配線層50a,50b,60及び高圧電源配線層51a,51b,61が立体的に配設されている。従って、高圧グランド配線層50a,50b,60及び高圧電源配線層51a,51b,61によって、その線幅が充分に確保されている。
従って、出力端子62については、図6に示す高耐圧回路部が配置されている領域の直上の領域外に配置する必要がなくなり、PDPアドレスドライバICの短手方向の距離を縮小させることができる。その結果、PDPアドレスドライバICの小型化が達成できる。
図中の点線Aの領域は、図1に示したSi基板11上に設けた能動素子形成領域18の外端を示している。
そして、出力端子62については、その一部または全てが能動素子形成領域18の直上の領域内に形成されている。ここで、図中に示す矢印Bは、出力端子62が矢印Bの範囲にも、隙間なく配置されていることを意味している。
このようなPDPアドレスドライバIC101によれば、第3層及び第4層において高圧グランド配線層50a,50b,64a,64b,64c及び高圧電源配線層51a,51b,65が立体的に配設されている。従って、高圧グランド配線層50a,50b,64a,64b,64c及び高圧電源配線層51a,51b,65によって、その線幅が充分に確保されている。
従って、出力端子62については、図6に示す高耐圧回路部が配置されている領域の直上の領域外に配置する必要がなくなり、PDPアドレスドライバICの短手方向の距離を縮小させることができる。その結果、PDPアドレスドライバICの小型化が達成できる。
最初に、図4(A)に示すPDPアドレスドライバICの第3層の要部平面構造について説明する。
PDPアドレスドライバIC102の積層構造の第4層においては、能動素子形成領域18の直上の領域内で平板状の高圧グランド配線層66が引き回されている。そして、この高圧グランド配線層66と図4(A)に示す第3層目に配置した高圧グランド配線層50a,50bとは、第3層と第4層との間に形成されたビア(不図示)を介して導通されている。
このようなPDPアドレスドライバIC102によれば、第3層及び第4層において高圧グランド配線層50a,50b,66及び高圧電源配線層51a,51b,67が立体的に配設されている。従って、高圧グランド配線層50a,50b,66及び高圧電源配線層51a,51b,67によって、その線幅が充分に確保されている。
従って、出力端子62については、図6に示す高耐圧回路部が配置されている領域の直上の領域外に配置する必要がなくなり、PDPアドレスドライバICの短手方向の距離を縮小させることができる。その結果、PDPアドレスドライバICの小型化が達成できる。
11 Si基板
12 高耐圧回路部
13 ロジック回路部
14,15,16,17 能動素子
14a,14b,15a,15b,16a,16b,17a,17b ソース・ドレイン領域
18 能動素子形成領域
19a,19b,20a,20b,21a,21b,22a,22b,35,36,37,38,39,45,46,47,48,49,55,56,57 プラグ電極
30,31,32,33,34,40,41,42,43,44,54 配線層
50,50a,50b,60,64a,64b,64c,66 高圧グランド配線層
51,51a,51b,61,65,67 高圧電源配線層
52,68 ロジックグランド配線層
53,69a,69b ロジック電源配線層
62 出力端子
63 バンプ
70a,70b,70c,70d 端子
100,101,102 PDPアドレスドライバIC
Claims (9)
- 表示装置を駆動する半導体集積回路において、
能動素子に外部より供給される第1の電位を供給する平板状の第1の金属配線層と、前記能動素子に外部より供給される第2の電位を供給する平板状の第2の金属配線層とが複数の層に分けて形成され、
前記複数の層の平面形状が矩形形状であり、
前記複数の層の最上層において、前記第1の金属配線層が前記矩形形状の短手方向中心を長手方向に延びる線上に配設され、前記第2の金属配線層が前記第1の金属配線層を取り囲むように配設され、
前記複数の層の最下層において、前記第1の金属配線層が前記長手方向に延びる線を挟んで両側に配設され、前記第2の金属配線層が前記第1の金属配線層の外側に隣接して配設されていることを特徴とする半導体集積回路。 - 表示装置を駆動する半導体集積回路において、
能動素子に外部より供給される第1の電位を供給する平板状の第1の金属配線層と、前記能動素子に外部より供給される第2の電位を供給する平板状の第2の金属配線層とが複数の層に分けて形成され、
前記複数の層の平面形状が矩形形状であり、
前記複数の層の最上層において、前記第1の金属配線層が前記矩形形状の短手方向中心を長手方向に延びる線上に配設され、前記第2の金属配線層が前記第1の金属配線層を挟んで両側に配設されるとともに一部が前記第1の金属配線層を横断して配設され、
前記複数の層の最下層において、前記第1の金属配線層が前記長手方向に延びる線を挟んで両側に配設され、前記第2の金属配線層が前記第1の金属配線層の外側に隣接して配設されていることを特徴とする半導体集積回路。 - 表示装置を駆動する半導体集積回路において、
能動素子に外部より供給される第1の電位を供給する平板状の第1の金属配線層と、前記能動素子に外部より供給される第2の電位を供給する平板状の第2の金属配線層とが複数の層に分けて形成され、
前記複数の層の平面形状が矩形形状であり、
前記複数の層の最上層において、前記第2の金属配線層が前記矩形形状の平面内で引き回され、前記第1の金属配線層が前記第2の金属配線層によって取り囲まれた領域内に引き回され、さらに、前記第1の金属配線層によって取り囲まれた領域内に第3の金属配線層が引き回され、前記第3の金属配線層によって取り囲まれた領域内に第4の金属配線層が引き回され、
前記複数の層の最下層において、前記第2の金属配線層が前記矩形形状の長手方向に沿う両側に配設され、前記第1の金属配線層が前記第2の金属配線層の内側に隣接して配設され、前記第3の金属配線層が前記第1の金属配線層によって挟まれた領域内に引き回され、前記第4の金属配線層が前記第3の金属配線層によって取り囲まれた領域内に引き回されていることを特徴とする半導体集積回路。 - 前記能動素子によって構成される回路が高耐圧回路であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体集積回路。
- 前記第3の金属配線層がロジック回路にグランド電位を供給する金属配線であることを特徴とする請求項3記載の半導体集積回路。
- 前記第4の金属配線層がロジック回路に電源電位を供給する金属配線であることを特徴とする請求項3記載の半導体集積回路。
- 前記第1の金属配線層及び前記第2の金属配線層が前記能動素子が形成されている領域の直上の領域内に配置されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体集積回路。
- 前記複数の層の最上層において、出力端子の一部または全部が前記能動素子が形成されている領域の直上の領域内に形成されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体集積回路。
- 前記第1の電位が高圧グランド電位であり、前記第2の電位が高圧電源電位であることを特徴とする請求項1乃至8のいずれか一項に記載の半導体集積回路。
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