JP5270497B2 - 半導体装置およびその電力供給方法 - Google Patents

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Description

本発明は、基板上に半導体素子である集積回路を実装してなる半導体装置に関するものであり、特に、薄型画像表示装置の駆動回路に適用される半導体装置の電力供給方法に関するものである。
近年、液晶表示パネル、プラズマ画像表示パネル、ＥＬ（Electro-Luminescence）画像表示パネル等の薄型画像表示パネルを画像表示素子として構成する薄型画像表示装置が実用されている。
これらの画像表示装置では、電子回路から発生する熱の発生源として、出力段トランジスタや、半導体、抵抗器、トランスを含む集積回路が挙げられる。すなわち、電気・熱変換電力の大きい電子回路部品から集中的に熱が発生する。近年の画像表示装置では、高精細化、超高精細化に伴い、パネルが有する多数の画素に表示信号を供給するための駆動周波数が上昇している。このため特に、表示装置のソース線を駆動する集積回路の自己発熱は無視できないほどに大きくなっている。
ここで、特許文献１には、集積回路のチップサイズ縮小のため、内部の電源配線をチップの外周の電源パッドまで引き出すことなく、電源配線を行う手法が記載されている。図５に液晶ドライバ（ソースドライバ）のレイアウトの概略図を示す。図５は液晶ドライバである集積回路における出力セルの配置と電源配線の配置とを表す図である。
液晶ドライバには、液晶のソースラインを駆動するための出力セル１０１が多数配置されている。また、各出力セル１０１は、構成要素として、例えば、ラッチ回路１０２、レベルシフタ１０３、ＤＡＣ回路１０４、オペアンプ１０５、パッド１０６を有している。
ラッチ回路１０２は、表示を行うデータを保持する。レベルシフタ１０３、ラッチしたデータを液晶駆動電源レベルにシフトさせる。ＤＡＣ回路１０４は、データに対応する駆動電圧を出力する。オペアンプ回路１０５は、ＤＡＣ回路１０４から出力される電圧をインピーダンス変換をして出力する。パッド１０６は、液晶ドライバの集積回路とパッケージの配線とを接続する。各出力セル１０１では、図５に示すように、その構成要素が直線状に配置されている。
出力セル１０１の各構成要素には電源を供給する必要があり、電源パッド１０８が集積回路の周辺に配置されている。電源パッド１０８がこのように配置されている場合、図５に示すように、出力セル１０１から電源パッド１０８までの配線の引き回しが必要になる。図５では電源パッド１０８を２個を設け、電源パッド１０８とオペアンプ１０５とを配線１０９ａにて接続している。同様に、配線１０９ｂで電源パッド１０８とＤＡＣ回路１０４とを接続し、配線１０９ｃで電源パッド１０８とレベルシフタ１０３とを別々に接続している。ラッチ回路１０２の電源は電源パッド１０８とは別であるので省略する。このように各構成要素で別々に電源供給の配線を行う。このような配線により、各構成要素の動作によるノイズが他の構成要素に影響するのを防止している。
図６は、フィルムパッケージに液晶ドライバを実装した形状を示す。図６に示す液晶ドライバは、フィルムパッケージ基材１１０上に液晶ドライバ１１３を搭載したものである。フィルムパッケージ基材１１０の一方の長辺に沿って出力端子１１１が形成されており、他方の長辺に沿って入力端子１１２が形成されている。また、入力端子１１２に含まれるパッケージの電源端子と、液晶ドライバ１１３における電源パッド１０８とは、配線１１４にて接続されている。図６において、その他の入力配線および出力配線は省略している。
図５に示される引き回し用の配線１０９ａ〜１０９ｃは、抵抗を低くする必要があるので配線幅を太くする必要がある。特に、オペアンプ部の配線１０９ａは、液晶パネルの画素等の容量性負荷を充放電する必要があり、大きなスイッチングノイズを発生する。このため、オペアンプ部の電源配線は低抵抗の配線で電源に接続する必要がある。
図７は、特許文献１の技術を使用して電源配線のバイパスを行った図である。図７に示すように、テープ基板上に配置したバイパス配線２０１を設け、オペアンプの電源ライン１０９ａに配置したバンプ２０２にて、電源ライン１０９ａとバイパス配線２０１と接続する。
図８に、液晶ドライバを実装したフィルムパッケージの状態を示す。図８の構成では、図６の構成に加え、バイパス配線２０１がフィルムパッケージ基材１１０上の配線として追加されている。バンプ２０２は、オペアンプの電源配線用に設けられたバンプである。バイパス配線２０１は、入力端子１１２において、電源配線１１４と同じ電源入力端子に接続される。
上記構成により、電源パッドから出力セルのオペアンプ部までの電源までの配線を低抵抗にする事ができるため、スイッチングノイズを素早く吸収することができる。
特開２００６−８０１６７号公報（２００６年３月２３日公開）
上述したように、近年の集積回路の集積度向上により、液晶ドライバにおいてもチップサイズの縮小や出力数の増加により、ドライバ自体の発熱が問題になってきている。この発熱は、ドライバが動作することにより流れる電流が電源配線の抵抗により熱として放出されるものである。動作電流はトランジスタのスイッチング時に多く流れる。このため、電源が安定していないとスイッチングの完了が遅くなり、より多くの電流が流れてドライバの発熱につながる。
特許文献１の構成は、フィルム基材上に形成したバイパス配線を、従来は半導体素子内で引き回されていた電源用配線の代用とすることで、半導体素子の配線を減らし、半導体装置の小型化および軽量化を図るものである。また、上記バイパス配線は、半導体素子内に形成される配線に比べ、大幅に低抵抗化することができるため、これにより電源の安定化が行われる。
そして、特許文献１の構成では、電源の安定化が行われることでスイッチングノイズの低減が行われ、発熱を抑えられると考えていた。しかしながら、このような電源の安定化のみでは、集積回路の発熱の低減が十分に行われていない。
本発明は、上記課題に鑑みてなされたものであり、基板上に集積回路（半導体素子）を実装してなる半導体装置において、集積回路における発熱の抑制を行うことを目的としている。
上記の課題を解決するために、本発明は、半導体素子を基板上に実装してなる半導体装置において、上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線を備えており、上記基板は、バイパス配線を備えており、上記バイパス配線は、上記電源配線の少なくとも一つに対して、該電源配線に接続される全ての出力セルの構成要素毎に接続端子を有していることを特徴としている。
上記の構成によれば、上記バイパス配線は、半導体素子を実装する基板上に形成されるため、半導体素子に形成される電源配線に比べ、大幅な低抵抗化を図ることができる。そして、上記バイパス配線が、上記電源配線に対して、該電源配線に接続される全ての出力セルの構成要素毎に接続端子を有していることにより、出力セルの構成要素が動作することにより流れる電流のほとんどは、バイパス配線により電源から供給される。したがって、従来、半導体素子に形成される電源配線において生じていた発熱を効果的に抑制することができる。また、バイパス配線は半導体素子上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
また、上記半導体装置では、上記出力セルは、出力バッファを備えており、上記接続端子は、上記出力バッファの電源につながる電源配線に配置される構成とすることができる。
また、上記半導体装置では、上記出力バッファはオペアンプである構成とすることができる。
また、上記半導体装置では、上記接続端子は、上記オペアンプの最終出力段の電源配線に配置される構成とすることができる。
上記の構成によれば、特にスイッチング電流が多い電源配線に対して熱対策を行うことになり、バイパス配線と電源配線との接続端子形成によるチップサイズの増大を最小限としながら、高い熱抑制効果が得られる。
本発明は、半導体素子を基板上に実装してなる半導体装置において、上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線を備えており、上記基板は、バイパス配線を備えており、上記バイパス配線は、上記電源配線の少なくとも一つに対して、該電源配線に接続される全ての出力セルの構成要素毎に接続端子を有している。
そのため、出力セルの構成要素が動作することにより流れる電流のほとんどは、低抵抗のバイパス配線により電源から供給され、従来、半導体素子に形成される電源配線において生じていた発熱を効果的に抑制することができるといった効果を奏する。
また、バイパス配線は半導体素子上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
本発明の一実施形態を示すものであり、液晶ドライバの概略的なレイアウトを示す図である。 フィルムパッケージに上記液晶ドライバを実装した形状を示す平面図である。 上記液晶ドライバにおける電源配線の配線抵抗を考慮した回路図である。 一般的なレイルトゥレイルのオペアンプ回路を示す回路図である。 従来の液晶ドライバの概略的なレイアウトを示す図である。 フィルムパッケージに従来の液晶ドライバを実装した形状を示す平面図である。 バイパス配線を備えた従来の液晶ドライバの概略的なレイアウトを示す図である。 フィルムパッケージにバイパス配線を備えた従来の液晶ドライバを実装した形状を示す平面図である。
本発明の一実施形態について図１ないし図４に基づいて詳細に説明すると以下の通りである。本発明は以下に限定されるものではない。また、本実施の形態に用いる各工程の条件などは、通常の半導体装置の実装工程にて用いられている条件と同様であり、特段の場合を除いてその詳細は省略する。
図１に、本実施の形態に係る液晶ドライバ（ここでは、ソースドライバ）のレイアウトの概略図を示す。図１は、液晶ドライバである集積回路における出力セルの配置と電源配線の配置とを表す図である。
液晶ドライバには、液晶のソースラインを駆動するための出力セル１０１が多数配置されている。また、各出力セル１０１は、構成要素として、例えば、ラッチ回路１０２、レベルシフタ１０３、ＤＡＣ回路１０４、オペアンプ１０５、パッド１０６を有している。
出力セル１０１の各構成要素には電源を供給する必要があり、電源パッド１０８が集積回路の周辺に配置されており、出力セル１０１から電源パッド１０８までの配線が引き回されている。図１では電源パッド１０８を２個を設け、電源パッド１０８とオペアンプ１０５とを配線１０９ａにて接続している。同様に、配線１０９ｂで電源パッド１０８とＤＡＣ回路１０４とを接続し、配線１０９ｃで電源パッド１０８とレベルシフタ１０３とを別々に接続している。ラッチ回路１０２の電源は電源パッド１０８とは別であるので省略する。このように各構成要素で別々に電源供給の配線を行う。配線１０９ａ〜ｃは、液晶ドライバである集積回路。すなわち半導体素子内において形成された配線である。以上の構成は、図５に示す従来の液晶ドライバと同じである。
図２は、フィルムパッケージに液晶ドライバを実装した形状を示す。図２に示す液晶ドライバは、フィルムパッケージ基材１１０上に液晶ドライバ１１３を搭載したものである。フィルムパッケージ基材１１０の一方の長辺に沿って出力端子１１１が形成されており、他方の長辺に沿って入力端子１１２が形成されている。また、入力端子１１２に含まれるパッケージの電源端子と、液晶ドライバ１１３における電源パッド１０８とは、配線１１４にて接続されている。図２において、その他の入力配線および出力配線は省略している。
さらに、図２の構成では、バイパス配線２０１がフィルムパッケージ基材１１０上の配線として追加されている。バンプ２０３は、フィルムパッケージ基材１１０に形成されたバイパス配線２０１と、液晶ドライバ１１３に形成された配線１０９を電気的に接続するためのバンプである。ここでは、オペアンプ１０５用の電源配線１０９ａに対して設けられたバイパス配線２０１を例示している。バイパス配線２０１は、入力端子１１２において、電源配線１１４と同じ電源入力端子に接続される。
本実施の形態における構成では、バンプ２０３は、全ての出力セル毎に設けられている。すなわち、液晶ドライバ１１３がｎ段の出力セルを有する場合、バンプ２０３もｎ個形成される。言い換えれば、バイパス配線２０１は、電源配線１０９ａに接続される全ての出力セルのオペアンプ１０５毎にバンプ２０３を有し、電源配線１０９ａと接続されている。これにより、各出力バッファの電源をバイパス配線２０１と接続する。但し、本発明においては、バイパス配線は、必ずしも全ての出力セルの構成要素毎に接続される必要は無く、一部であればバンプを有さない出力セルがあっても良い（バイパス配線がほぼ全ての出力セルの構成要素毎に接続されものであっても良い）。
図３は、図１，２における電源配線の配線抵抗を考慮した図である。オペアンプ１０２が動作することにより流れる電流Ｉのほとんどは、バイパス配線２０１により電源から供給される。これは、パッケージ上に形成されるバイパス配線２０１は、半導体素子である液晶ドライバ１１３内に形成される配線１０９ａよりも低抵抗であるためである。具体例として、バイパス配線２０１は、配線１０９ａの抵抗値の１／１０より小さい抵抗値になるように構成することもでき、バイパス配線２０１における発熱は少ない。また、バイパス配線２０１は集積回路上の配線よりも幅が広く表面積が大きいため、放熱も効率よく行われる。
本実施の形態では、上記バイパス配線による熱対策を、オペアンプの電源配線にのみ行っているが、液晶ドライバ上の全ての電源配線に実施することも可能である。しかしながら、図２に示すように、ほぼ全ての出力セルにバンプを形成する必要があり、バンプ形成によるチップサイズの増大がいくらか生じる。このため、特にスイッチングの電流が多い電源配線を選択して行うべきである。液晶ドライバの場合、出力のオペアンプのバッファ回路に行う事が有効である。また、オペアンプの場合、最終段の出力バッファの電源配線にのみ実施することも可能である。
図４に、一般的なレイルトゥレイルのオペアンプ回路をしめす。尚、図４におけるオペアンプ回路は、液晶ドライバにおいて一般的に用いられる周知の構成であるため、その全体についての詳細な説明は省略する。
液晶ドライバの場合、前述のように出力セルが細長いため、オペアンプの回路をトランジスタサイズの大きなトランジスタＱ１とトランジスタＱ２とに分けて、２段で構成することが多い。この場合、オペアンプの電源ＶＤＤを出力段のトランジスタＱ１およびＱ２に接続される電源ＶＤＤ２と、その他の電源ＶＤＤ１とに分けることになる。このような分割が行われた場合、上述したバイパス配線による熱対策を、液晶パネルの負荷を駆動する電源ＶＤＤ２に実施することにより効果が大きい。
さらに、本実施の形態における熱対策を行ったデバイスの測定結果例を下記表１に示す。尚、以下の結果において、デバイスＡ，Ｂは熱対策の実施を行っていない場合のデバイス（比較例）、デバイスＣは熱対策の実施を行ったデバイスである。また、デバイスＡ〜Ｃのサイズ比は、デバイスＡのチップサイズを１００とする場合、デバイスＢのチップサイズが５３、デバイスＣのチップサイズが４６である。測定結果を得るに当たっては、液晶ドライバにおいて、最も発熱が生じ易い表示パターンを表示する場合の駆動を行わせ、かつ、放熱対策を行わない場合に達した飽和温度を求めている。
Figure 0005270497
上記表１に示すように、デバイスＡの発熱は１９０℃であるのに対して、デバイスＡと同等機能のデバイスＢでは２４０℃になった。ここで、デバイスＢは、デバイスＡと同等機能であるが、配線の微細化等によりチップサイズを縮小したものである。そのため、デバイスＢでは、微細化された配線で抵抗が増加し、発熱量が増加している。
さらに、デバイスＣは、デバイスＡ，Ｂと同等機能であるが、配線の微細化等によりチップサイズをデバイスＢよりもさらに縮小したものである。デバイスＣにおいて、本実施の形態の熱対策を行わなければ、デバイスＢ以上の温度になる事が予想されるが、本実施の形態の熱対策を行う事により発熱が抑えられ、デバイス温度の測定結果は１９０℃であった。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、半導体装置において発熱を抑制することができ、例えば、液晶表示装置等の薄型表示装置の駆動回路に利用することができる。
１０１ 出力セル
１０２ ラッチ回路
１０３ レベルシフタ（出力セルの構成要素）
１０４ ＤＡＣ回路（出力セルの構成要素）
１０５ オペアンプ（出力セルの構成要素）
１０６ パッド
１０８ 電源パッド
１０９ａ〜１０９ｃ 電源配線
１１０ フィルムパッケージ基材１１０
１１３ 液晶ドライバ（半導体素子）
２０１ バイパス配線
２０３ バンプ（接続端子）

Claims (9)

  1. 半導体素子を基板上に実装してなる半導体装置において、
    上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線を備えており、
    上記基板は、バイパス配線を備えており、
    上記バイパス配線には、上記電源配線の少なくとも一つに対して、該電源配線に接続される全ての出力セルの構成要素毎に接続端子を有していることを特徴とする半導体装置。
  2. 上記出力セルは、出力バッファを備えており、
    上記接続端子は、上記出力バッファの電源につながる電源配線に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 上記出力バッファはオペアンプであることを特徴とする請求項２に記載の半導体装置。
  4. 上記接続端子は、上記オペアンプの最終出力段の電源配線に配置されることを特徴とする請求項３に記載の半導体装置。
  5. 上記半導体素子は、表示装置の駆動用集積回路であることを特徴とする請求項１から４の何れかに記載の半導体装置。
  6. 半導体素子を基板上に実装してなる半導体装置の電力供給方法において、
    上記半導体素子は、複数の出力セルと、上記複数の全ての出力セルの各構成要素毎に電力を供給する電源配線を備えており、
    上記基板は、バイパス配線を備えており、
    上記バイパス配線を、上記電源配線の少なくとも一つに対して、該電源配線に接続される全ての出力セルの構成要素毎に接続する接続端子により、バイパス配線を介して上記各構成要素へ電力を供給することを特徴とする半導体装置への電力供給方法。
  7. 上記出力セルは、出力バッファを備えており、
    上記接続端子は、上記出力バッファの電源につながる電源配線に配置されることを特徴とする請求項６に記載の半導体装置への電力供給方法。
  8. 上記出力バッファはオペアンプであることを特徴とする請求項７に記載の半導体装置への電力供給方法。
  9. 上記接続端子は、上記オペアンプの最終出力段の電源配線に配置されることを特徴とする請求項８に記載の半導体装置への電力供給方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9118324B2 (en) * 2008-06-16 2015-08-25 Silicon Works Co., Ltd. Driver IC chip and pad layout method thereof
JP5405283B2 (ja) * 2009-12-10 2014-02-05 シャープ株式会社 半導体装置およびその電力供給方法
US9385714B2 (en) * 2013-09-30 2016-07-05 Skyworks Solutions, Inc. Self-leveling logic receiver
US9711536B2 (en) * 2014-03-07 2017-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759732B1 (en) 1990-04-24 2004-07-06 Seiko Epson Corporation Semiconductor device with circuit cell array and arrangement on a semiconductor chip
JP3235615B2 (ja) * 1990-04-24 2001-12-04 セイコーエプソン株式会社 半導体チップの実装体とそれを用いた表示装置
KR920702779A (ko) 1990-04-24 1992-10-06 아이지와 스스무 회로 셀·어레이를 갖춘 반도체 장치 및 데이타 입출력 장치
JP2000250425A (ja) * 1999-02-25 2000-09-14 Fujitsu Ltd ドライバｉｃ実装モジュール
JP3798220B2 (ja) * 2000-04-07 2006-07-19 シャープ株式会社 半導体装置およびそれを用いる液晶モジュール
JP3757840B2 (ja) * 2000-11-30 2006-03-22 セイコーエプソン株式会社 半導体チップ実装基板、電気光学装置、液晶装置、エレクトロルミネッセンス装置及び電子機器
JP4252518B2 (ja) * 2004-09-07 2009-04-08 シャープ株式会社 半導体装置
JP2007139912A (ja) * 2005-11-15 2007-06-07 Sharp Corp 駆動素子実装表示装置
KR100987479B1 (ko) * 2005-12-19 2010-10-13 삼성전자주식회사 반도체 칩 및 이를 이용한 반도체 칩 패키지
JP2007335607A (ja) 2006-06-14 2007-12-27 Sharp Corp Ｉｃチップ実装パッケージ、及びこれを用いた画像表示装置
JP5168872B2 (ja) 2006-10-06 2013-03-27 富士電機株式会社 半導体集積回路
JP5190913B2 (ja) * 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4472737B2 (ja) 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP5657264B2 (ja) * 2010-03-31 2015-01-21 ラピスセミコンダクタ株式会社 半導体集積回路装置

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