JP5139407B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

図１２には、表示装置用ドライバとしてＣＯＦ（Chip On Film）法を適用して作製された従来の半導体装置１００Ａの構成の一例が示されている。

同図に示されるように、この半導体装置１００Ａは、ＩＣ（Integrated Circuit）チップとして構成された半導体素子１２と、基板として機能するフィルムにより構成された絶縁性フィルム１８とを有しており、半導体素子１２が絶縁性フィルム１８に搭載されることにより構成されている。

半導体素子１２には、各々予め定められた位置に配置された４つの抵抗器８０ａ，８０ｂ，８０ｃ，８０ｄが直列接続されて構成され、当該半導体素子１２から表示装置に対して出力する出力電圧の基準となるリファレンス電圧を生成する抵抗ラダー８０が備えられている。また、半導体素子１２には、当該半導体素子１２の第１の辺に沿って形成された５つの抵抗ラダー用電極８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅが備えられている。更に、半導体素子１２には、抵抗ラダー用電極８２ａ及び抵抗ラダー用電極８２ｅと抵抗ラダー８０の上記直列接続の端部とを接続する半導体素子内部配線８６と、抵抗ラダー用電極８２ｂ〜８２ｄと抵抗ラダー８０の上記直列接続の中間接続部とを接続する半導体素子内部配線８８とが備えられている。なお、抵抗ラダー用電極８２ａの表面上にはＡｕ（金）バンプ８４ａが、抵抗ラダー用電極８２ｂの表面上にはＡｕバンプ８４ｂが、抵抗ラダー用電極８２ｃの表面上にはＡｕバンプ８４ｃが、抵抗ラダー用電極８２ｄの表面上にはＡｕバンプ８４ｄが、抵抗ラダー用電極８２ｅの表面上にはＡｕバンプ８４ｅが、各々設けられている。

一方、絶縁性フィルム１８には、当該絶縁性フィルム１８の半導体素子１２が搭載されない非搭載領域に設けられ、外部接続用端子として機能する入力側アウターリード２２及び出力側アウターリード２４が備えられている。また、絶縁性フィルム１８には、絶縁性フィルム１８の半導体素子１２が搭載される搭載領域に形成され、対応する抵抗ラダー用電極８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅに接続される抵抗ラダー用接続ノード２１ａと、上記非搭載領域から上記搭載領域にわたって形成され、入力側アウターリード２２と抵抗ラダー用接続ノード２１ａとを接続する抵抗ラダー用接続パターン２１とが備えられている。

半導体装置１００Ａでは、入力側アウターリード２２より信号を入力し、半導体素子１２内において所定の変換を施した後、出力側アウターリード２４より変換後の信号を出力する。なお、図１２では、錯綜を回避するために、半導体素子１２の内部回路については抵抗ラダー８０のみを図示し、その他の内部回路（例えば、ロジック部、レベル変換部、ラッチ部、ＤＡ変換部、階調電圧生成部等）の図示は省略している。

図１２にも示されるように、一般的に抵抗ラダーは、半導体素子１２の短辺と領域の都合上、折り曲げられた配置となる。また、図１２に示される抵抗ラダーは一例として図１３に示される回路構成となるが、この回路の特性を変動させないために半導体素子内部配線８６と半導体素子内部配線８８、特に半導体素子内部配線８６のインピーダンスを極力低くする必要があり、このために半導体素子内部配線８６及び半導体素子内部配線８８の配線幅を太くする必要があり、この結果として半導体素子１２の面積を大きくする必要がある、という問題があった。

この問題を解決するために適用できる技術として、特許文献１には、半導体装置の小型化及び軽量化を実現することを目的として、基板上に形成された配線パターンと半導体素子上の周辺部における第１接続端子形成領域に形成された第１接続端子とを接続することで半導体素子を基板上に実装してなる半導体装置において、上記半導体素子上に、上記第１接続端子形成領域外にも、上記半導体素子に信号を入力あるいは上記半導体素子から信号を出力する第２接続端子を備え、かつ上記基板上に、上記第２接続端子と上記配線パターンとを接続する、および／または、上記第２接続端子と別の第２接続端子とを接続する接続用配線を備えることを特徴とする技術が開示されている。

この技術によれば、半導体素子回路と配線パターンとの接続を接続用配線でも行うことができるため、表面又は内部で引き回していた配線を接続用配線で代用することができる結果、半導体素子の小型化及び軽量化を実現することができる。

特開２００６−８０１６７号公報

しかしながら、上記特許文献１に開示されている技術では、半導体素子回路からの出力に対しての配線を減らすことは可能となるものの、半導体素子に対して入力される信号に関して何ら考慮されているものではなかった。特に、半導体素子上の周辺部に対して第１接続端子を形成する、という既成概念の基では半導体素子の小型化に対して不十分であった。

本発明は、上記問題点を解決するためになされたものであり、半導体素子を、より小型化することができる半導体装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の半導体装置は、外部入力端子及び外部出力端子と、該外部入力端子と該外部出力端子の各々に電気的に接続された複数の配線パターンが形成された基板上に矩形の半導体素子を搭載する半導体装置であって、前記半導体素子は、直列接続された複数の抵抗器により構成された抵抗ラダーが形成される階調電圧生成領域と、前記階調電圧生成領域の周辺に形成された複数の基準電圧用電極と、前記階調電圧生成領域に延在すると共に、前記基準電圧用電極と前記抵抗ラダーの前記直列接続の端部、及び前記基準電圧用電極と前記抵抗ラダーの前記直列接続の中間接続部とを電気的に接続する複数の内部配線と、を備え、前記基板は、前記外部入力端子を、前記基準電圧用電極に、前記半導体素子の内部配線を介して電気的に接続する基準電圧用配線パターンを備えたことを特徴とする。

なお、上記階調電圧生成領域の周辺とは、最も近くに存在する機能ブロックが階調電圧生成領域に設けられている階調電圧生成部である位置を意味する。

このように、請求項１に記載の半導体装置によれば、半導体素子に対し、階調電圧生成領域に延在すると共に、基準電圧用電極と抵抗ラダーの直列接続の端部、及び基準電圧用電極と前記抵抗ラダーの前記直列接続の中間接続部とを電気的に接続する複数の内部配線を設ける一方、基板に対し、外部入力端子を、基準電圧用電極に、半導体素子の内部配線を介して電気的に接続する基準電圧用配線パターンを設けているので、半導体素子を、より小型化することができる。

一方、上記目的を達成するために、請求項５に記載の半導体装置は、外部入力端子及び外部出力端子と、該外部入力端子と該外部出力端子の各々に電気的に接続された複数の配線パターンが形成された基板上に矩形の半導体素子を搭載する半導体装置であって、前記半導体素子は、基準電圧間を分圧することにより複数の階調電圧を生成する階調電圧生成部と、最も近くに存在する機能ブロックが前記階調電圧生成部となる位置に形成された複数の基準電圧用電極と、前記階調電圧生成部と前記基準電圧用電極とを接続する内部配線と、を備え、前記基板は、前記外部入力端子を、前記基準電圧用電極に、前記半導体素子の内部配線を介して電気的に接続する基準電圧用配線パターンを備えたことを特徴とする。

このように、請求項５に記載の半導体装置によれば、半導体素子に対し、最も近くに存在する機能ブロックが階調電圧生成部となる位置に基準電圧用電極を設ける一方、基板に対し、外部入力端子を、基準電圧用電極に、半導体素子の内部配線を介して電気的に接続する基準電圧用配線パターンを設けているので、半導体素子を、より小型化することができる。

本発明の半導体装置によれば、半導体素子を、より小型化することができる、という効果が得られる。

第１の実施の形態に係る半導体装置の全体構成を示す平面図である。 （Ａ）は第１の実施の形態に係る半導体装置のグランド配線に関する部分の構成を示す平面図であり、（Ｂ）は第１の実施の形態に係る半導体装置の電源配線に関する部分の構成を示す平面図である。 第２の実施の形態に係る半導体装置の全体構成を示す平面図である。 （Ａ）は第２の実施の形態に係る半導体装置のグランド配線に関する部分の構成を示す平面図であり、（Ｂ）は第２の実施の形態に係る半導体装置の電源配線に関する部分の構成を示す平面図である。 第３の実施の形態に係る半導体装置の全体構成を示す平面図である。 （Ａ）は第３の実施の形態に係る半導体装置のグランド配線に関する部分の構成を示す平面図であり、（Ｂ）は第３の実施の形態に係る半導体装置の電源配線に関する部分の構成を示す平面図である。 第４の実施の形態に係る半導体装置の概略構成を示す平面図である。 第４の実施の形態に係る半導体装置の詳細構成を示す平面図である。 第４の実施の形態に係る半導体装置の変形例を示す平面図である。 第４の実施の形態に係る半導体装置の変形例を示す平面図である。 実施の形態に係る半導体装置の複数を組み合わせた場合の全体構成を示す平面図である。 従来の半導体装置の一例を示す平面図である。 従来の抵抗ラダーの回路構成を示す回路図である。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

［第１の実施の形態］
図１及び図２には、表示装置用ドライバとしてＣＯＦ（Chip On Film）法を適用して作製された、本実施の形態に係る半導体装置１０Ａの構成が示されている。なお、図１は半導体装置１０Ａの構成を示す平面図であり、図２（Ａ）は半導体装置１０Ａのグランド配線に関する部分の構成を示す平面図であり、図２（Ｂ）は半導体装置１０Ａの電源配線に関する部分の構成を示す平面図である。

図１及び図２に示されるように、この半導体装置１０Ａは、ＩＣ（Integrated Circuit）チップとして構成された半導体素子１２と、基板として機能するフィルム（テープ）により構成された絶縁性フィルム１８とを有しており、半導体素子１２が絶縁性フィルム１８に搭載されることにより構成されている。

略矩形の半導体素子１２には、当該半導体素子１２の表面の第１の辺に沿って形成されたグランドレベル入力用の電極であるグランド端子電極（アルミパッド）１４ａと、グランド端子電極１４ａの表面上に設けられたＡｕ（金）バンプ１６ａと、当該半導体素子１２の上記第１の辺に沿って形成された電源入力用の電極である電源端子電極（アルミパッド）１４ｂと、電源端子電極１４ｂの表面上に設けられたＡｕバンプ１６ｂとが備えられている。グランド端子電極１４ａと電源端子電極１４ｂとを総称して第１電極１４と呼ぶ。また、半導体素子１２には、当該半導体素子１２の上記第１の辺の対辺に沿って形成された信号出力用の電極であるドライバ出力端子電極（アルミパッド）２５と、ドライバ出力端子電極２５の表面上に設けられたＡｕバンプ２６と、半導体素子内部グランド配線２８ａと、半導体素子内部電源配線２８ｂと、上記第１の辺の対辺に沿って形成され、各々予め定められた表示装置を駆動させる信号を出力する半導体素子内部出力部３０Ａ〜半導体素子内部出力部３０Ｄとが備えられている。半導体素子内部グランド配線２８ａと半導体素子内部電源配線２８ｂを総称して内部電源配線２８と呼ぶ。また、ドライバ出力端子電極２５を第２電極２５とも呼ぶ。なお、半導体素子内部グランド配線２８ａ及び半導体素子内部電源配線２８ｂは、半導体素子１２の全般に設けられており、そのうち半導体素子内部出力部３０近傍では上記第１の辺の対辺に沿っている。

一方、絶縁性フィルム１８には、半導体素子１２が搭載される搭載領域と、搭載領域の外周に規定される非搭載領域が定義されている。ここで、半導体素子１２が矩形であるため、ここで定義される搭載領域も矩形を意味する。特にドライバＩＣの場合、長方形型であることがほとんどであり、以下、長辺の方向を長手方向と定義する。

絶縁性フィルム１８上には、ドライバＩＣを制御する制御ＩＣ（例えばタイミングコントローラ等）からの信号が入力される入力側アウターリード（外部入力端子）２２と、表示装置（ＬＣＤパネル等）へ搭載され信号を出力する出力側アウターリード（外部出力端子）２４とが、非搭載領域に形成されている。

また、絶縁性フィルム１８上の搭載領域には、第１接続ノード１９ａ、第２接続ノード２０ａ、および第３接続ノード５４ａが形成されている。

ここで、第１接続ノード１９ａは、矩形の搭載領域に規定される第１の辺に沿って設けられている。また、第２接続ノード２０ａは、上記第１の辺の対辺に沿って設けられている。さらに、第３接続ノード５４ａは、搭載領域において、第１接続ノード１９ａおよび第２接続ノード２０ａの内側に設けられている。本実施の形態では、第３接続ノード５４ａは第２接続ノード２０ａ近傍に形成されているとも表現することができる。

さらに絶縁性フィルム１８上には、金属配線パターン（第１〜３接続パターン）１９，２０，５４が形成されている。金属配線パターン１９は、第１接続ノード１９ａと入力側アウターリード２２を接続する。金属配線パターン２０は、第２接続ノード２０ａと出力側アウターリード２４を接続する。金属配線パターン５４は、第１接続ノード１９ａと第３接続ノード５４ａを接続するものである。なお、各アウターリード、金属配線パターン及び接続ノードは、必要に応じて一体形成されるものである。

ここで、Ａｕバンプ１６ａ，１６ｂ，２６は、半導体素子１２の外周に沿って設けられた電極１４ａ，１４ｂ，２５上に設けられており、半導体素子１２が絶縁性フィルム１８に搭載された状態において、金属配線パターン１９，２０、及び当該金属配線パターン１９，２０の一部に設けられた第１接続ノード１９ａまたは第２接続ノード２０ａを介して、Ａｕバンプ１６ａ，１６ｂは入力側アウターリード２２に、Ａｕバンプ２６は出力側アウターリード２４に、各々電気的に接続される。このように、第１接続ノード１９ａは、半導体素子１２に設けられたＡｕバンプ及び当該Ａｕバンプが設けられた端子電極に電気的に接続されるものであるので、上記搭載領域に形成されると共に、半導体素子内部グランド配線２８ａ又は半導体素子内部電源配線２８ｂに電気的に接続される。

また、半導体素子１２では、各Ａｕバンプの下に設けられた端子電極と、半導体素子１２の内部回路とが、当該半導体素子１２の内部配線により電気的に接続されている。

また、グランド端子電極１４ａは半導体素子内部グランド配線２８ａに、電源端子電極１４ｂは半導体素子内部電源配線２８ｂに、各々電気的に接続されている。これにより、半導体素子内部グランド配線２８ａ及び半導体素子内部電源配線２８ｂは、第１接続ノード１９ａ及び金属配線パターン１９を介して入力側アウターリード２２に電気的に接続されている。

半導体装置１０Ａでは、入力側アウターリード２２より信号を入力し、半導体素子１２内において所定の変換を施した後、出力側アウターリード２４より変換後の信号を出力する。なお、図１及び図２では、錯綜を回避するために、半導体素子１２の内部回路（各機能ブロック）については半導体素子内部出力部３０Ａ〜半導体素子内部出力部３０Ｄのみを図示し、その他の内部回路（例えば、ロジック部、レベル変換部、ラッチ部、ＤＡ変換部、階調電圧生成部等）の図示は省略している。

また、半導体素子内部出力部３０Ａ〜半導体素子内部出力部３０Ｄは一般的にオペアンプを主構成要素として構成される。以下、出力部を総称して半導体素子内部出力部３０として、当該半導体素子内部出力部３０について説明する。

半導体素子内部出力部３０は一般的に、対応するドライバ出力端子電極２５の数と同等かそれ以上のオペアンプが設けられるものである。ドライバ出力端子電極２５の数が非常に多いため、設計上、半導体素子内部出力部３０Ａ〜Ｄのようにブロックに分けられている。７２０チャネルの出力を有するドライバＩＣの場合、４分割される結果、半導体素子内部出力部３０Ａは１８０チャネルに相当するオペアンプが設けられている。なお、正極及び負極の駆動を別々のオペアンプで行う場合は、チャネル数の数倍のオペアンプが形成されている場合もある。ここでは、上記オペアンプの集合体を一つの出力部として表している。半導体素子内部出力部３０は、ドライバ出力端子電極２５の近傍に設けられている。

なお、半導体素子内部出力部３０Ｂと半導体素子内部出力部３０Ｃとの間は図面上、他の半導体素子内部出力部３０間よりも広い空間が確保されているが、ここには、階調電圧生成回路等の各種機能ブロックが配置される。

ここで、本実施の形態に係る半導体素子１２には、その表面で、かつ半導体素子内部出力部３０Ａ〜３０Ｄの近傍に、グランド端子電極５２ａと、電源端子電極５２ｂとが形成されている。ここで、グランド端子電極５２ａ上にはグランド用半導体素子表面Ａｕバンプ５０ａが形成されており、電源端子電極５２ｂ上には電源用半導体素子表面Ａｕバンプ５０ｂが形成されている。なお、以下では、グランド端子電極５２ａ及び電源端子電極５２ｂを総称して第３電極５２という。なお、上記半導体素子内部出力部の近傍とは、最も近くに存在する機能ブロックが半導体素子内部出力部である位置や、半導体内部出力部の外周に位置することを意味する。

ここで、第３電極５２は、ドライバ出力端子電極２５の近傍に設けられているとも表現することが可能である。さらに言い換えると第３電極５２は、半導体素子内部出力部３０の外周に設けられている。また、場合によっては、半導体素子内部出力部３０Ａと半導体素子内部出力部３０Ｂのブロック間に設けられることもある。ここで、第３電極５２は、複数設けられている方が望ましい。複数の第３電極５２は、それぞれ金属配線パターン５４により、グランド端子電極５２ａ間、あるいは電源端子電極５２ｂ間で共通接続される。第３電極５２が複数設けられる位置としては、半導体素子１２の中央部と、出力部３０のブロック間、及び半導体素子１２の表面の短辺に相当する側辺近傍等である。半導体素子１２の長手方向の左右においてそれぞれ設けられることも望ましい。

ここで、上記共通接続された金属配線パターン５４は、長手方向に直線的に配置されている部分を有する。また、グランド端子電極５２ａ間を共通接続した金属配線パターン５４と、電源端子電極５２ｂ間を共通接続した金属配線パターン５４は、半導体素子内部出力部３０を挟むように配置されている。言い換えるとグランド端子電極５２ａ間を共通接続した金属配線パターン５４と、電源端子電極５２ｂ間を共通接続した金属配線パターン５４との間に出力部３０が位置する。さらに、共通接続した金属配線パターン５４は、半導体素子内部グランド配線２８ａ及び半導体素子内部電源配線２８ｂの近傍に配置されている。なお、半導体素子内部グランド配線２８ａ及び半導体素子内部電源配線２８ｂも長手方向に延在して設けられている。

第１電極であるグランド端子電極１４ａ及び電源端子電極１４ｂは、半導体素子１２の上記第１の辺に沿って複数設けられている。言い換えると、長手方向において、上記第１の辺を２分割した左右にそれぞれグランド端子電極１４ａ及び電源端子電極１４ｂが設けられている。ここで、電源端子電極１４ｂは、グランド端子電極１４ａよりも中央寄りに配置されている。また、電源端子電極１４ｂと接続される金属配線パターン５４は、半導体素子１２の中央近傍を経由して、電源端子電極５２ｂ間を共通接続した金属配線パターン５４と接続されている。

更に、グランド端子電極１４ａとグランド端子電極５２ａは半導体素子内部グランド配線２８ａにより接続され、電源端子電極１４ｂと電源端子電極５２ｂは半導体素子内部電源配線２８ｂにより接続されている。

一方、絶縁性フィルム１８には、半導体素子１２が搭載された状態で、当該半導体素子１２のＡｕバンプ１６ａとグランド用半導体素子表面Ａｕバンプ５０ａとの間を電気的に接続すると共に、Ａｕバンプ１６ｂと電源用半導体素子表面Ａｕバンプ５０ｂとの間を電気的に接続する金属配線パターン５４が形成されている。従って、半導体素子１２が絶縁性フィルム１８に搭載された状態で、金属配線パターン５４の一部に設けられた第３接続ノード５４ａがグランド端子電極５２ａ又は電源端子電極５２ｂに電気的に接続される結果、グランド端子電極１４ａとグランド端子電極５２ａ、及び電源端子電極１４ｂと電源端子電極５２ｂが電気的に接続される。なお、一般に、金属配線パターン５４は、Ｃｕ（銅）等の比較的導電率の高い導電性物質により形成されるので、当該金属配線パターン５４による抵抗は半導体素子の内部に形成されるアルミに比べて非常に低い。

なお、本実施の形態に係る半導体装置１０Ａの製造は、一例として特許文献１に開示されている技術等、従来既知の技術により行うことができるため、ここでの説明は省略する。

このように、本実施の形態によれば、半導体素子１２の機能ブロック近傍に第３電極５２を配置し、基板である絶縁フィルム１８に設けられた入力側アウターリード２２と接続された金属配線パターン１９及び金属配線パターン５４を設け、金属配線パターン５４と第３電極５２を接続することにより機能ブロックに均一に電源を供給することが可能となる。特に、精度が求められる半導体素子内部出力部３０近傍に第３電極５２を配置し、第３電極５２と内部電源配線２８とを接続することにより、第１電極１４から内部電源配線２８を介して出力部３０へ電源を供給する経路と第３電極５２から内部電源配線２８を介して出力部３０へ電源を供給する経路とを確保することができ、内部電源配線２８の領域を減らしたとしても実質的に抵抗値を同等又は低減することが可能となる。よって内部電源配線２８の低減による半導体素子１２の面積を小さくすることと、半導体素子１２の性能の維持とを実現することが可能となる。また、実質的に内部電源配線２８の抵抗値の低減により発熱量を低減することができる。

また、このとき、半導体素子１２内の電源配線を削除することなく用いており、表示装置用ドライバとしての特性が変化することを抑制することができるため、当該特性の変化に対応するための各種調整が不要となる結果、効率的に設計することができる。

また、電源端子電極５２ｂに接続される金属配線パターン５４を、ドライバ出力端子電極２５の近傍及び半導体素子内部出力部３０の近傍まで配置したことで、より効果的に電源電圧の変動を抑制することを可能とする。半導体素子１２の左右においてそれぞれ上記構成を設け、さらに共通接続することで、より一層内部電源配線２８の抵抗値を下げることを可能とし、均一に電源を供給できる効果が増す。金属配線パターン５４を半導体素子１２の中央部を経由させることにより、本実施の形態を実現可能とする。さらに半導体素子内部出力部３０近傍に第３電極５２を設け、金属配線パターン５４で接続していることにより、特に発熱量が高い半導体素子内部出力部３０の熱を伝導する役割が期待できる。

なお、本実施の形態の構成を有する絶縁性フィルム１８を用いることで効率的な設計を可能とする。

［第２の実施の形態］
図３及び図４には、表示装置用ドライバとしてＣＯＦ法を適用して作製された、本実施の形態に係る半導体装置１０Ｂの構成が示されている。なお、図３は半導体装置１０Ｂの構成を示す平面図であり、図４（Ａ）は半導体装置１０Ｂのグランド配線に関する部分の構成を示す平面図であり、図４（Ｂ）は半導体装置１０Ｂの電源配線に関する部分の構成を示す平面図である。なお、図３及び図４における図１及び図２と同一の構成要素については図１及び図２と同一の符号を付して、その説明を省略する。

半導体装置１０Ｂには、当該半導体素子１２の上記第１の辺に沿って形成された信号入力用の電極である第１接続端子６２ａ及び第２接続端子６２ｂと、第１接続端子６２ａの表面上に設けられたＡｕ（金）バンプ６０ａ及び第２接続端子６２ｂの表面上に設けられたＡｕ（金）バンプ６０ｂとが備えられている。なお、第１接続端子６２ａ及び第２接続端子６２ｂは電源端子電極１４ｂの近傍に設けられている。

一方、絶縁性フィルム１８上の搭載領域には、信号入力用接続ノード５４ｂが形成されている。信号入力用接続ノード５４ｂは、上記第１の辺に沿って設けられている。

さらに絶縁性フィルム１８上には、信号入力用接続ノード５４ｂと入力用アウターリード２２を接続する金属配線パターン１９及び金属配線パターン５４が形成されている。なお、入力アウターリード２２、各金属配線パターン及び信号入力用接続ノード５４ｂは、必要に応じて一体形成されるものである。

ここで、Ａｕバンプ６０ａ及びＡｕバンプ６０ｂは、半導体素子１２の外周に沿って設けられた第１接続端子６２ａ上及び第２接続端子６２ｂ上に設けられており、半導体素子１２が絶縁性フィルム１８に搭載された状態において、金属配線パターン１９、金属配線パターン５４、及び当該金属配線パターン５４の一部に設けられた信号入力用接続ノード５４ｂを介して入力側アウターリード２２に電気的に接続される。このように、信号入力用接続ノード５４ｂは、半導体素子１２に設けられたＡｕバンプ６０ａ，６０ｂ及び当該Ａｕバンプが設けられた第１接続端子６２ａ及び第２接続端子６２ｂに電気的に接続されるものであるので、上記搭載領域に形成される。

なお、半導体素子１２では、各Ａｕバンプ６０ａ，６０ｂの下に設けられた第１接続端子６２ａ及び第２接続端子６２ｂと、半導体素子１２の内部回路とが、当該半導体素子１２の内部配線により電気的に接続されている。

また、半導体装置１０Ｂでは、半導体素子の長手方向中央部より左側に、信号入力用接続ノード５４ｂと入力用アウターリード２２を接続する金属配線パターン１９及び金属配線パターン５４（以下、「左側入力信号配線パターン」という。）、第１接続端子６２ａ、グランド端子電極５２ａ、及び電源端子電極５２ｂが配置されると共に、長手方向中央部より右側に、信号入力用接続ノード５４ｂと入力用アウターリード２２を接続する金属配線パターン１９及び金属配線パターン５４（以下、「右側入力信号配線パターン」という。）、第２接続端子６２ｂ、グランド端子電極５２ａ、及び電源端子電極５２ｂが配置されている。

ここで、絶縁性フィルム１８では、左側入力信号配線パターンと、入力アウターリード２２と長手方向左側のグランド端子電極１４ａ及び電源端子電極１４ｂとを接続する金属配線パターンは列を成して配置されると共に、左側入力信号配線パターンが、入力アウターリード２２と長手方向左側のグランド端子電極１４ａ及び電源端子電極１４ｂとを接続する金属配線パターンの外側（左側）に配置されている。また、右側入力信号配線パターンと、入力アウターリード２２と長手方向右側のグランド端子電極１４ａ及び電源端子電極１４ｂとを接続する金属配線パターンは列を成して配置されると共に、右側入力信号配線パターンが、入力アウターリード２２と長手方向右側のグランド端子電極１４ａ及び電源端子電極１４ｂとを接続する金属配線パターンの外側（右側）に配置されている。

また、第１接続端子６２ａ及び第２接続端子６２ｂは、共にグランド端子電極１４ａ及び電源端子電極１４ｂよりも上記第１の辺の中央部側に配置されており、左側入力信号配線パターンは、上記第１の辺から見て、長手方向左側のグランド端子電極１４ａ及び電源端子電極１４ｂよりも外側（左側）に配置されており、右側入力信号配線パターンは、上記第１の辺から見て、長手方向右側のグランド端子電極１４ａ及び電源端子電極１４ｂよりも外側（右側）に配置されている。

ここで、絶縁性フィルム１８では、長手方向左側のグランド端子電極１４ａとグランド端子電極５２ａとを接続する金属配線パターン（以下、「左側グランド配線パターン」という。）と、長手方向左側の電源端子電極１４ｂと電源端子電極５２ｂとを接続する金属配線パターン（以下、「左側電源配線パターン」という。）が、左側入力信号配線パターンを迂回するように配置される一方、長手方向右側のグランド端子電極１４ａとグランド端子電極５２ａとを接続する金属配線パターン（以下、「右側グランド配線パターン」という。）と、長手方向右側の電源端子電極１４ｂと電源端子電極５２ｂとを接続する金属配線パターン（以下、「右側電源配線パターン」という。）が、右側入力信号配線パターンを迂回するように配置されている。

また、絶縁性フィルム１８では、左側グランド配線パターン及び左側電源配線パターンによるインピーダンスと、右側グランド配線パターン及び右側電源配線パターンによるインピーダンスとが互いに等しくなるように調整されている。

なお、図３及び図４（Ｂ）に示されるように、左側電源配線パターンを構成する金属配線パターン１９と金属配線パターン５４、及び右側電源配線パターンを構成する金属配線パターン１９と金属配線パターン５４は、一部で一体形成されると共に、上記非搭載領域上を経由して電源端子電極５２ｂに接続されている。

このように、本実施の形態の構成をとることで、第１の実施の形態の効果に加えて、既存のドライバＩＣのピン配置と搭載パネル側のピン配置が異なる場合でも、基板の設計のみで対応することが可能となる。言い換えると、従来の半導体素子１２のレイアウト設計等にかかっていた時間に比較して、設計にかかる時間を格段に短くすることが可能となる。特に、左側グランド配線パターン及び左側電源配線パターンが第１接続端子６２ａ及び左側入力信号配線パターンを迂回し、右側グランド配線パターン及び右側電源配線パターンが第２接続端子６２ｂ及び右側入力信号配線パターンを迂回することで、グランド端子電極５２ａ及び電源端子電極５２ｂとの接続が可能となる。また、半導体素子１２の左右で、それぞれ左側グランド配線パターン及び左側電源配線パターンによるインピーダンスと、右側グランド配線パターン及び右側電源配線パターンによるインピーダンスを揃えたことで、左右で均一に電源供給することを可能とし、ピン間のばらつきを、より一層低減することを可能とする。

［第３の実施の形態］
図５及び図６には、表示装置用ドライバとしてＣＯＦ法を適用して作製された、本実施の形態に係る半導体装置１０Ｃの構成が示されている。なお、図５は半導体装置１０Ｃの構成を示す平面図であり、図６（Ａ）は半導体装置１０Ｃのグランド配線に関する部分の構成を示す平面図であり、図６（Ｂ）は半導体装置１０Ｃの電源配線に関する部分の構成を示す平面図である。なお、図５及び図６における図１及び図２と同一の構成要素については図１及び図２と同一の符号を付して、その説明を省略する。

本実施の形態に係る半導体装置１０Ｃでは、グランド端子電極１４ａ及び電源端子電極１４ｂが、上記第１の辺に沿って交互に配置されている。詳細に説明すると、グランド端子電極１４ａと電源端子電極１４ｂは、２つが隣り合って配置される。隣り合って配置されるグランド端子電極１４ａと電源端子電極１４ｂを一組の電源電極対１５とすると、第１の辺の中央部から左右にそれぞれ２組の電源電極対１５が配置される。一組のグランド端子電極１４ａと電源端子電極１４ｂは、グランド端子電極１４ａより電源端子電極１４ｂの方が第１の辺の中央部に近く配置されている。左右のそれぞれ２組の電源電極対１５間は、他の電極が形成されてもよい。例えば基準電圧が入力される電極等である。

ここで、本実施の形態に係る絶縁性フィルム１８では、グランド端子電極１４ａとグランド端子電極５２ａとを接続する金属配線パターンが半導体内部出力部３０の外周を囲うように配置されると共に、電源端子電極１４ｂと電源端子電極５２ｂとを接続する金属配線パターンが半導体内部出力部３０の外周を囲うように配置されている。詳細には、半導体素子１２の長手方向における左右において、金属配線パターンはそれぞれ３つの部分から構成される。例えば、半導体素子１２の左側部分を例に説明する。第２電極２５と第３電極５２間に形成され、第２電極２５近傍に長手方向に直線的に形成された金属配線パターン５４の第１部分３１と、半導体素子１２の長手方向において左側に配置された２組の電源電極対１５のうち、第１の辺の中央部１７寄りのグランド端子電極１４ａと半導体素子１２の中央部１７を経由して第１部分３１と接続される第２部分３２と、半導体素子１２の長手方向において左側に配置された２組の電源電極対１５のうち他方であるグランド端子電極１４ａが搭載領域から非搭載領域を経由して第１部分３１と接続される第３部分３３から金属配線パターンは構成される。前述の第１〜３部分を総合すると出力部３０の外周を囲うように配置されている。なお、半導体素子１２の右側部分も同様に３つの部分から構成され、左右それぞれの第１部分３１は共通接続されている。

このように、本実施の形態をとることで、半導体素子１２の左右においてそれぞれ２組の電源電極対を有するピン配置であっても、第１の実施の形態の効果を得ることを可能とする。また、グランド端子電極１４ａとグランド端子電極５２ａとを接続する金属配線パターンが半導体内部出力部３０の外周を囲うように配置されると共に、電源端子電極１４ｂと電源端子電極５２ｂとを接続する金属配線パターンが半導体内部出力部３０の外周を囲うように配置されているので、均一に電源供給することを可能とし、ピン間のばらつきを、より一層低減することを可能とする。

［第４の実施の形態］
図７には、表示装置用ドライバとしてＣＯＦ法を適用して作製された、本実施の形態に係る半導体装置１０Ｄの概略構成が示されている。なお、同図における図１と同一の構成要素には図１と同一の符号を付して、その説明を省略する。

同図に示されるように、本実施の形態に係る半導体装置１０Ｄは、半導体素子１２の長手方向の略中央部に電圧生成部９０が設けられている。

この電圧生成部９０は、入力側アウターリード２２と、抵抗ラダー用接続パターン２１及び金属パターン５４とを介して印加された基準電圧間を抵抗ラダーによって分圧することにより、複数の階調電圧を生成するものである。

ここで、本実施の形態に係る半導体装置１０Ｄでは、半導体素子１２の周辺部に抵抗ラダー用の端子電極を設けることなく、抵抗ラダーの近傍に端子電極を設ける一方、絶縁性フィルム１８に対し、当該端子電極と入力側アウターリード２２とを、抵抗ラダー用接続パターン２１及び金属パターン５４を介して直接接続している。このため、半導体素子１２の周辺部に抵抗ラダー用の端子電極を設ける場合に比較して、半導体素子１２を小型化することができる。

なお、同図におけるデコーダ３１Ａ〜３１Ｄは、各々半導体素子内部出力部３０Ａ〜半導体素子内部出力部３０Ｄの何れか１つと１対１で対応し、電圧生成部９０によって生成された階調電圧を用いて、対応する半導体素子内部出力部で適用する信号を生成するものである。

図８には、電圧生成部９０の詳細構成が示されている。なお、同図における図１と同一の構成要素には図１と同一の符号を付して、その説明を省略する。

同図に示されるように、電圧生成部９０には、各々予め定められた位置に配置された４つの抵抗器８０ａ，８０ｂ，８０ｃ，８０ｄが直列接続されて構成され、当該半導体素子１２から表示装置に対して出力する出力電圧の基準となる階調電圧を生成する抵抗ラダー８０が備えられている。

ここで、電圧生成部９０には、抵抗ラダー８０の近傍に形成された５つの抵抗ラダー用電極８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅが備えられている。また、電圧生成部９０には、抵抗ラダー用電極８２ａ及び抵抗ラダー用電極８２ｅと抵抗ラダー８０の上記直列接続の端部とを接続する半導体素子内部配線８６と、抵抗ラダー用電極８２ｂ〜８２ｄと抵抗ラダー８０の上記直列接続の中間接続部とを接続する半導体素子内部配線８８とが備えられている。なお、抵抗ラダー用電極８２ａの表面上にはＡｕ（金）バンプ８４ａが、抵抗ラダー用電極８２ｂの表面上にはＡｕバンプ８４ｂが、抵抗ラダー用電極８２ｃの表面上にはＡｕバンプ８４ｃが、抵抗ラダー用電極８２ｄの表面上にはＡｕバンプ８４ｄが、抵抗ラダー用電極８２ｅの表面上にはＡｕバンプ８４ｅが、各々設けられている。

一方、絶縁性フィルム１８には、上記搭載領域に形成され、対応する抵抗ラダー用電極８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅに接続される抵抗ラダー用接続ノード２１ａと、上記非搭載領域から上記搭載領域にわたって形成され、入力側アウターリード２２と抵抗ラダー用接続ノード２１ａとを接続する抵抗ラダー用接続パターン２１及び金属配線パターン５４とが備えられている。

半導体装置１０Ｄでは、入力側アウターリード２２より信号を入力し、半導体素子１２内において所定の変換を施した後、出力側アウターリード２４より変換後の信号を出力する。なお、図８では、錯綜を回避するために、半導体素子１２の内部回路については抵抗ラダー８０のみを図示し、その他の内部回路（例えば、ロジック部、レベル変換部、ラッチ部、ＤＡ変換部、階調電圧生成部等の図示は省略している。

このように、本実施の形態によれば、Ａｕバンプ８４ａ〜８４ｅ、及びその下に各々設けられる抵抗ラダー用電極８２ａ〜８２ｅを、各々に接続される抵抗ラダー８０の近傍に配置し、入力側アウターリード２２とＡｕバンプ８４ａ〜８４ｅの接続状態を変化させないように半導体素子上金属配線パターン５４を回り込むように配線しているので、抵抗ラダー８０とＡｕバンプ８４ａ〜８４ｅの物理的距離を縮め、半導体素子内部配線８６及び半導体素子内部配線８８のインピーダンスを低下させることができる結果、半導体素子内部配線８６及び半導体素子内部配線８８の配線領域を縮小することができる。要するに、半導体素子１２の面積を小さくすることができる。言い換えれば、半導体素子内部出力部３０より出力される電圧の基となる電圧を生成する電圧生成部９０に入力される基準電圧を、より変動のない形で供給することを可能とし、更には、半導体素子内部の配線領域の縮小に寄与することで、半導体素子の面積を縮小することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施の形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施の形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。前述した実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組み合わせにより種々の発明を抽出できる。実施の形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

例えば、上記第４の実施の形態では、本発明の半導体装置の一例として図８に示される半導体装置１０Ｄを適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、図９に示される半導体装置１０Ｅや、図１０に示される半導体装置１０Ｆを適用することもできる。図１０では、図８や図９とは異なって、基準電圧入力電極８３が設けられている。望ましくは設けられない方が、基準電圧入力電極８３を設けるための領域を確保する必要がなく、面積が少なくすむが、必要に応じて設けることを排除するものではないことを説明する図でもある。なお、図９及び図１０では、図８に示されるものと同一の役割を有するものには図８と同一の符号を付している。これらの場合にも、上記第４の実施の形態と同様の効果を奏することができる。

また、上記第１の実施の形態〜第４の実施の形態は、組み合わせて適用することができることは言うまでもない。

図１１には、上記第３の実施の形態と上記第４の実施の形態を組み合わせた場合の半導体装置の構成例が示されている。図１１では、テープ基板を図示していないが、図上に記載された配線はすべてテープ基板上に形成されているものである。

同図に示されるように、この構成例では、電圧生成部９０として、電圧生成部９０Ａ及び電圧生成部９０Ｂの２つが設けられている。電圧生成部９０の詳細は図８〜１０に示された内容である。電圧生成部９０Ａと電圧生成部９０Ｂとの間の領域９２は、出力部３０や電圧生成部９０を除く他の機能ブロックが配置される領域である。

ここで、半導体素子内部出力部３０Ａ〜ＤはそれぞれＰチャネルＭＯＳ−ＦＥＴにより構成されたＰデコーダとＮチャネルＭＯＳ−ＦＥＴにより構成されたＮデコーダのいずれかで選択された階調電圧を出力する。そして、電圧生成部９０Ａは上記ＰチャネルＭＯＳ−ＦＥＴにより構成されたデコーダに入力する階調電圧を生成するものとされており、電圧生成部９０Ｂは上記ＰチャネルＭＯＳ−ＦＥＴにより構成されたデコーダに入力する階調電圧を生成するものとされている。

一般に、８ビット（２５６階調）の表示が可能なドライバであれば、電圧生成部９０Ａ及び電圧生成部９０Ｂで、それぞれ２５６階調分の電圧が生成されており、各々に基準電圧が９個或いは１１個程度供給される。

また、この半導体素子１２には、第１の辺に沿って、出力用電極形成領域９８Ａ、入力用電極形成領域９８Ｂ、及び入力用電極非形成領域９８Ｃの３つの領域が設けられている。入力用電極非形成領域９８Ｃは、入力用電極形成領域９８Ｂ間に設けられるものである。特に入力用電極形成領域９８Ｂに設けられた第１電極（グランド端子電極又は電源端子電極）間に入力用電極非形成領域９８Ｃは設けられる。この場合、入力用電極非形成領域９８Ｃに対応する基板上の領域を介して、入力側アウターリードと抵抗ラダー用電極８２とを、金属配線パターン５４（ＶＧＭＡ）で接続することになる。

また、図１１に示す金属配線パターン５４は特徴的な形状をしている。特に電源端子電極１４ａと電源端子電極５２とを接続する金属配線パターン５４（Ｖｄｄ）について以下にその構造を説明する。金属配線パターン５４（Ｖｄｄ）は、出力部３０の近傍に配置された電源端子電極５２それぞれを共通接続する共通接続部９４と、電源端子電極１４ａと共通接続部９４とを接続し、内部電源配線のインピーダンスを調整するインピーダンス調整部９６とから構成される。インピーダンス調整部９６は、共通接続部９４との接続を最短距離で結ばず、半導体素子１２の角部から最も近い電源端子電極５２aに近づくように共通接続部９４と接続される。言い換えると、出力部３０のうち半導体素子１２の長手方向における端部の出力部３０Ｄ（又は半導体素子１２の左側の場合出力部３０Ａ）に近づくように共通接続部９４と接続される。本構成をとることにより、出力部３０Ｃと出力部３０Ｄとの電源の均一性をさらに高く保つことが可能となる。

なお、第１の実施の形態と第４の実施の形態を、同図に示されるように組み合わせた場合には、半導体素子１２の左右にそれぞれ配置された２個の電源電極対のいずれか一方を使用して第１の実施の形態に相当する配線パターン５４を配置することで実現が可能である。

同様に、上記第１の実施の形態〜第３の実施の形態の複数を組み合わせて適用することもできる。これらの場合、組み合わせた実施の形態によって奏することのできる全ての効果を得ることができる。

また、上記各実施の形態における各種Ａｕバンプの数は一例であり、他の数とすることができることも言うまでもない。この場合も、上記各実施の形態と同様の効果を奏することができる。

また、上記各実施の形態では、対象とする表示装置を特に限定しなかったが、当該表示装置として、液晶ディスプレイ装置、プラズマ・ディスプレイ装置、有機ＥＬディスプレイ装置等の各種ディスプレイ装置に適用することができる。

また、上記各実施の形態では、バンプの材質としてＡｕを適用した場合について説明したが、他の金属を適用することができることも言うまでもない。

また、上記第１〜第３の実施の形態では、半導体素子内部出力部を半導体素子内部出力部３０Ａ〜３０Ｄの４つのブロックに分けた場合について説明したが、本発明はこれに限定されるものではなく、他の数のブロックに分ける形態とすることができることも言うまでもない。この場合も、上記各実施の形態と同様の効果を奏することができる。

また、上記第４の実施の形態では、抵抗ラダーを４つのブロックに分けた場合について説明したが、本発明はこれに限定されるものではなく、他の数のブロックに分ける形態とすることができることも言うまでもない。この場合も、上記第４の実施の形態と同様の効果を奏することができる。

１０Ａ〜１０Ｇ 半導体装置
１２ 半導体素子
１４ａ グランド端子電極
１４ｂ 電源端子電極
１６ａ Ａｕバンプ
１６ｂ Ａｕバンプ
１８ 絶縁性フィルム（基板）
１９ 金属配線パターン
１９ａ 第１接続ノード
２０ 金属配線パターン
２０ａ 第２接続ノード
２１ 抵抗ラダー用接続パターン（基準電圧用配線パターン）
２１ａ 抵抗ラダー用接続ノード
２２ 入力側アウターリード（外部入力端子）
２４ 出力側アウターリード（外部出力端子）
２５ ドライバ出力端子電極
２６ Ａｕバンプ
２８ａ 半導体素子内部グランド配線
２８ｂ 半導体素子内部電源配線
３０Ａ〜３０Ｄ 半導体素子内部出力部
５０ａ グランド用半導体素子表面Ａｕバンプ
５０ｂ 電源用半導体素子表面Ａｕバンプ
５２ａ グランド端子電極
５２ｂ 電源端子電極
５４ 金属配線パターン
５４ａ 第３接続ノード
５４ｂ 信号入力用接続ノード
６２ａ 第１接続端子
６２ｂ 第２接続端子
８０ 抵抗ラダー
８０ａ〜８０ｄ 抵抗器
８２ａ〜８２ｅ 抵抗ラダー用電極
８４ａ〜８４ｅ Ａｕバンプ
８６ 半導体素子内部配線
８８ 半導体素子内部配線
１００Ａ 半導体装置

Claims (8)

1. 外部入力端子及び外部出力端子と、該外部入力端子と該外部出力端子の各々に電気的に接続された複数の配線パターンが形成された基板上に矩形の半導体素子を搭載する半導体装置であって、
   前記半導体素子は、
   直列接続された複数の抵抗器により構成された抵抗ラダーが形成される階調電圧生成領域と、
   前記階調電圧生成領域の周辺に形成された複数の基準電圧用電極と、
   前記階調電圧生成領域に延在すると共に、前記基準電圧用電極と前記抵抗ラダーの前記直列接続の端部、及び前記基準電圧用電極と前記抵抗ラダーの前記直列接続の中間接続部とを電気的に接続する複数の内部配線と、
   を備え、
   前記基板は、前記外部入力端子を、前記基準電圧用電極に、前記半導体素子の内部配線を介して電気的に接続する基準電圧用配線パターンを備えたことを特徴とする半導体装置。
2. 複数の前記基準電圧用電極は、前記階調電圧生成領域を挟んで一列に配列されていることを特徴とする請求項１に記載の半導体装置。
3. 前記基準電圧用配線パターンは、前記基板の前記階調電圧生成領域に対応する領域を通過する請求項１又は請求項２に記載の半導体装置。
4. 前記半導体素子の周辺には、前記基準電圧用配線パターンを介して前記外部入力端子に電気的に接続されている第１の電極が設けられ、
   前記第１の電極は、前記半導体素子の内部配線を介して前記基準電圧用電極に電気的に接続されている請求項１〜請求項３の何れか１項に記載の半導体装置。
5. 外部入力端子及び外部出力端子と、該外部入力端子と該外部出力端子の各々に電気的に接続された複数の配線パターンが形成された基板上に矩形の半導体素子を搭載する半導体装置であって、
   前記半導体素子は、
   基準電圧間を分圧することにより複数の階調電圧を生成する階調電圧生成部と、
   最も近くに存在する機能ブロックが前記階調電圧生成部となる位置に形成された複数の基準電圧用電極と、
   前記階調電圧生成部と前記基準電圧用電極とを接続する内部配線と、
   を備え、
   前記基板は、前記外部入力端子を、前記基準電圧用電極に、前記半導体素子の内部配線を介して電気的に接続する基準電圧用配線パターンを備えたことを特徴とする半導体装置。
6. 複数の前記基準電圧用電極は、前記階調電圧生成部を挟んで一列に配列されていることを特徴とする請求項５に記載の半導体装置。
7. 前記基準電圧用配線パターンは、前記基板の前記階調電圧生成部に対応する領域を通過する請求項５又は請求項６に記載の半導体装置。
8. 前記半導体素子の周辺には、前記基準電圧用配線パターンを介して前記外部入力端子に電気的に接続されている第１の電極が設けられ、
   前記第１の電極は、前記半導体素子の内部配線を介して前記基準電圧用電極に電気的に接続されている請求項５〜請求項７の何れか１項に記載の半導体装置。

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