JP4252518B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関するものであり、更に詳しくは、基板上の半導体素子設置箇所に形成した半導体素子表面における配線の代用となる配線の構造に関するものである。

携帯電話機やＰＤＡ（Personal Digital Assistant）を始め携帯情報端末等、電子機器の小型軽量化に伴い、これらの機器に搭載される電子部品の高密度化が進んでいる。例えば、液晶表示用パネルを駆動するための半導体素子を、絶縁性フィルム上に金属配線パターンを形成した所謂テープキャリアに実装することで、半導体装置の実装の高密度化と形体の薄型化、および軽量化を実現している。この実装方式は、ＣＯＦ（Chip on FPC）法と呼ばれている。

図３（ａ）〜（ｄ）を用いて、ＣＯＦ法を用いた従来の半導体装置について以下に説明する。図３（ａ）に示すように、従来の半導体装置は、半導体素子（ＩＣチップ）１０１、半導体素子１０１の表面に形成された入出力用の端子電極（アルミパッド）１０２、入出力用の端子電極１０２上に設けられた金（Ａｕ）バンプ１０３、絶縁性フィルム（フィルム基板）１０４、絶縁性フィルム１０４の表面に形成された金属配線パターン１０５により形成される。ここで、金属配線パターン１０５の主体は、銅（Ｃｕ）等の導電性物体からなり、その表面にはＳｎメッキ、Ａｕメッキ等が施されている。なお金属配線パターン１０５には、インナーリード、アウターリード、中間リードなどがあるが、ここではその種別は問わない。なお、ボンディングツール１０６は、半導体素子１０１と絶縁性フィルム１０４との接合に用いられる加圧及び加熱ツールである。

この従来の半導体装置の製造工程について説明する。まず、図３（ａ）に示すように、入出力用の端子電極１０２上に厚さ１０μｍ〜１８μｍ程度のＡｕバンプ１０３が形成された半導体素子１の位置合わせを行う。この位置合わせは、ポリイミド樹脂やポリエステル等のプラスチック絶縁材料を主材料とした絶縁性フィルム１０４上に形成された金属配線パターン１０５に対して行う。即ち、Ａｕバンプ１０３が金属配線パターン１０５上の所定の位置と合致するように位置合わせを行う。

次に、図３（ｂ）に示すように、絶縁性フィルム１０４と半導体素子１０１との位置合わせ後、ボンディングツール１０６を用いて、熱圧着により、Ａｕバンプ１０３と絶縁性フィルム１０４表面に形成された金属配線パターン１０５とを接合する。この接合方法を一般にＩＬＢ（Inner Lead Bonding）と称している。

ＩＬＢによる接合後、図示しないが、半導体装置をエポキシ樹脂やシリコーン樹脂等を用いて樹脂封止する。樹脂封止は、樹脂をノズルにより半導体素子１０１の周囲に塗布し、リフロー方式等により熱を加え硬化させることによって行う。

半導体装置は、図３（ｃ）に示すような帯状の絶縁性フィルム１０４上に連続して形成される。そのため、上記樹脂封止後、半導体素子１０１の実装部を絶縁性フィルム１０４から打ち抜き、個別の半導体集積回路装置（半導体装置）として液晶表示用パネル等に実装する。

上記したように絶縁性フィルム１０４は帯状の形態をしている。そして、その両側縁には、図３（ｃ）に示すように、送り孔１０７が所定の間隔で開けられ、長手方向に移動可能となっている。図３（ｄ）は、図３（ｃ）の囲い部分の拡大図である。この絶縁性フィルム１０４に金属配線パターン１０５が形成されたものは、テープキャリアとも呼ばれている。従来のテープキャリアの構造では、図３（ｄ）に示すように、絶縁性フィルム１０４上に、金属配線パターン１０５が形成されているが、一点鎖線で囲んだ半導体素子設置箇所１０８ではその縁周辺以外には、金属配線パターン１０５は形成されていない。言い換えれば、金属配線パターン１０５は、半導体素子設置箇所１０８においては、半導体素子の縁におけるＡｕバンプ１０３が形成される箇所に対応する箇所にのみ形成されている。

次に、図４に、上述で説明した図３（ｄ）に示される従来のテープキャリアに半導体素子１０１を実装した半導体装置の平面図を示す。点線で示した半導体素子１０１の縁（周辺部）にＡｕバンプ１０３が形成されており、各Ａｕバンプ１０３は、金属配線パターン１０５の１種であるインナーリード１０５ａにて接合されている。インナーリード１０５ａは、中間リード１０５ｂと繋がり、中間リード１０５ｂは、アウターリードと繋がっている。ＣＯＦ法を用いた従来の半導体装置においては、アウターリードには、入力側アウターリード１０５ｃと、出力側アウターリード１０５ｄとがある。

従来の半導体装置は、入力側アウターリード１０５ｃより信号を入力し、半導体素子１０１内において変換し、出力側アウターリード１０５ｄより信号を出力する。ここで、入力側アウターリード１０５ｃより入力された信号は、半導体素子１０１内で変換され、スルーホール１１０から半導体素子１０１の表面で引き回された半導体素子表面配線１１１を通り、入出力用の端子電極１０２に繋がり、Ａｕバンプ１０３を介して、最終的に出力側アウターリード１０５ｄより出力される。

一方で、特許文献１に記述された従来技術がある。この従来技術について、図５を用いて以下で説明を行う。

特許文献１に記載されたテープキャリアパッケージは、テープ基材の一面側に配線が形成され、他面側に配線と電気的に接続される電極を有する半導体チップが搭載されている。そして、配線がテープ基材の一辺端部から反対側端部まで延在し、その中間の中間配線部が電極と電気的に接続される接続部を有している。このテープキャリアパッケージは、さらに、接続部が、テープ基材に設けたデバイスホールよりオーバーハングして形成される。このオーバーハング部分で半導体チップの電極と電気的に接続され、また、接続部を含む中間配線部がデバイスホールの上を通るように張り出して形成され、接続部がデバイスホールよりオーバーハングした部分にある。
特開平１０−２１４８５８号公報（１９９８年８月１１日公開）

上記のような半導体装置のアプリケーションとして例えば液晶ドライバが挙げられ、それらの出力端子数は最近５００を超えるまでになった。この５００以上の端子の配線を、アルミ等から形成し、半導体素子上の回路から半導体素子における外周部（縁）に形成されたバンプまで信号を伝達しようとすると、多くの配線領域を半導体素子上に形成する必要がある。このように従来の半導体装置では、この多くの配線領域を形成することが、半導体素子の面積を大きくする要因になっている。また、特に電源やグランドを半導体素子の端から端まで引き回すことが、更に半導体素子の面積を大きくしている。これは、特に、電源やグランドが１０〜１００μｍ幅の配線を使用するためである。

また、従来の半導体装置では、半導体素子の中央部にある電気回路から半導体素子の外まで電気信号を取り出すためには、半導体素子中央部の電気回路から半導体素子における外周部に形成されたバンプまで配線を半導体素子の中を張り巡らせる必要がある。

さらに、従来の半導体装置では、半導体素子の電気回路と電気回路との間で電気信号をつなぐ場合、電気回路同士が１つの半導体素子の中にあると配線を形成してつなぐことができるが、半導体素子間が離れている場合、半導体素子の中で配線を巡らして形成しなければならない。そのため、回路設計が非常に困難になっている。

また、特許文献１に記載されたテープキャリアパッケージでは、図５に示すように、半導体素子搭載箇所であるデバイスホール上に中間配線部２０１が存在している。この従来のテープキャリアパッケージにおける配線は、液晶ドライバの電源ラインである。ここで、液晶パネルは、複数個の液晶ドライバを液晶パネルに実装して駆動させている。電源ラインとは、液晶パネルを駆動する際、電圧を個々に印加するのではなく、一方より電圧を加え液晶ドライバ上を通って、他方と繋がった隣の液晶ドライバに伝えるものである。よって、特許文献１に記載された従来のテープキャリアパッケージにおける中間配線部２０１は、電源ラインの中間部であり、液晶ドライバのサイズを縮小するように設けられていない。

以上のように、上記した従来の構成の半導体装置では、配線領域を大きくするために半導体素子のサイズを大きくしなければならないといった問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、サイズを縮小し、形体の小型化および軽量化した半導体装置を実現することにある。

本発明に係る半導体装置は、上記課題を解決するために、基板上に形成された配線パターンと半導体素子上の周辺部における第１接続端子形成領域に形成された第１接続端子とを接続することで半導体素子を基板上に実装してなる半導体装置において、上記半導体素子上に、上記第１接続端子形成領域外にも、上記半導体素子に信号を入力あるいは上記半導体素子から信号を出力する第２接続端子を備え、かつ、上記基板上に、上記第２接続端子と上記配線パターンとを接続する第１接続用配線を備えることを特徴としている。また、上記半導体装置は、上記半導体素子上に、上記第１接続端子形成領域外にも第３接続端子を備え、上記基板上に、上記第３接続端子と別の第３接続端子とを接続する第２接続用配線を備えており、上記第２接続用配線は、少なくとも一つが電源またはグラウンドを結ぶ配線であることを特徴としている。

上記構成によると、半導体素子回路と配線パターンとの接続を接続用配線でも行うことができる。そのため、従来の半導体装置の半導体素子において、表面あるいは中で引き回していた配線を接続用配線で代用することができる。よって、従来の半導体装置の半導体素子において、配線を表面あるいは中で引き回していた配線領域を削減することができる。ここで、表面に配線を引き回す従来の半導体素子と比較すると、配線を引き回す配線領域が無い分、本発明に係る半導体装置における半導体素子は、従来の半導体装置の半導体素子よりも、約１０％縮小したサイズとすることが可能となる。それゆえ、コストを抑えて半導体素子を製造することができる。

このように、半導体素子のサイズを縮小することで、それを実装する基板のサイズも縮小することができ、コストを削減することができる。ゆえに、半導体装置において、形体の小型化および軽量化を行うことができるという効果を奏する。

また、半導体素子に電気的トラブルが発生し、半導体素子を交換する場合や、半導体素子の配線を増やす場合、上記構成であると、配線を直ぐに形成することが可能であり、チップサイズの増加や半導体素子の配線のやり直しに要する時間やマスク変更を行うことなく、半導体素子を形成することができる。

本発明に係る半導体装置では、上記構成に加え、上記接続用配線の少なくとも１つは、電源またはグラウンドを結ぶ配線であってもよい。

上記構成によると、電源やグランド配線を基板上に形成し半導体素子から一部をなくすことができる。よって、従来の半導体装置の半導体素子において、引き回していた配線にかけていた領域を大幅に削減できる。電源やグランド配線の一部を基板上に形成し半導体素子からなくすことで、１５％程度の半導体素子のサイズ削減となり、ウエハから取れる半導体チップの個数が大幅にアップすることができる。また、半導体チップのコストを削減することができる。

また、電源やグランド配線幅は、通常、抵抗を小さくするために配線幅を太く取るため、約１０〜１００μｍ程度である。それでも、半導体素子上の配線の厚みが１μｍ以下と薄い為に、配線抵抗が高い。しかし、接続用配線を、例えば、銅箔とすると、箔厚が８μｍもあり更に配線幅は太くすることも可能であるので、電気抵抗を半導体素子表面あるいは内部で形成した場合より１／１０以下に下げることができる。また、電気的なばらつきを抑えることができる。そのため、電気特性の安定化ができ、半導体装置製造時の歩留まりを高くすることができる。

本発明に係る半導体装置では、上記構成に加え、上記接続用配線は、上記配線パターンと同じ材質からなっていてもよい。

上記構成によると、接続用配線が、上記配線パターンと同じ材質からなっているので、接続用配線用の材料を別に用意する必要がなくなる。よって、製造コストおよび装置コストの低減を図ることができるという効果を奏する。また、配線パターンと接続用配線とを、同時に形成することが容易となり、生産効率を高めることができる。さらに、新たな製造工程を設ける必要がなく、安価に接続用配線を形成することができる。

本発明に係る半導体装置では、上記構成に加え、上記接続用配線の厚さと、上記配線パターンの厚さとは、同等であってもよい。

上記構成によると、配線パターンを形成する際に、接続用配線の厚さも配線パターンの厚さと同等であるので、接続用配線の形成も同時に行うことが容易となる。それゆえ、生産効率を高めることができる。なお、配線パターンは、例えば、スパッタリングの技術やフォトリゾグラフィー技術を用いて形成すればよい。また、接続用配線の厚さと配線パターンの厚さ例えば、３〜１２μｍが好ましいが、この数値範囲には限定されない。

本発明に係る半導体装置では、上記構成に加え、上記接続用配線は、上記配線パターンを形成する装置と同じ装置で形成されていてもよい。

上記構成によると、接続用配線と配線パターンと同じ装置で形成することができるので、接続用配線用の形成装置を別に用意する必要がなくなる。よって、製造コストの低減を図ることができる。また、配線パターンと接続用配線とを、同時に形成することができ、生産効率を高めることができる。さらに、新たな製造工程を設ける必要がなく、安価に接続用配線を形成することができる。

本発明に係る半導体装置では、上記構成に加え、上記接続用配線を複数備え、そのうちの少なくとも１つは、上記半導体素子上に形成されてもよい。

上記構成によると、半導体素子と配線パターンとを接続する接続用配線は、基板上にも、半導体素子上にも形成されることになる。よって、半導体素子のサイズを大きくすることなく、接続用配線の数を増やすことができる。

本発明に係る半導体装置では、上記構成に加え、上記接続用配線は、上記第１接続端子と接続していてもよい。

半導体素子において外周部の第１接続端子と内部の第２接続端子との距離が長くなる（例えば５００μｍ以上）、あるいは、第１接続端子と接続しない接続用配線があると３本以上固まってある場合等、半導体素子エッジと配線とがエッジタッチしてリーク不具合を起こす可能性がある。しかし、上記構成によると、接続用配線を半導体素子外周部の第１接続端子に固定するこができるので、半導体素子エッジと接続用配線との間で起こるリーク不具合を防ぐことができる。

本発明に係る半導体装置では、上記構成に加え、上記第２接続端子は、上記第１接続端子と同じ材質で形成されてもよい。

上記構成によると、第１接続端子と第２接続端子とが同じ材質からなっているので、第２接続端子用の材料を別に用意する必要がなくなる。よって、製造コストおよび装置コストの低減を図ることができるという効果を奏する。また、第１接続端子と第２接続端子とを、同時に形成することが容易となり、生産効率を高めることができる。さらに、新たな製造工程を設ける必要がなく、安価に第２接続端子を形成することができる。

本発明に係る半導体装置では、上記構成に加え、上記接続用配線は、上記基板上において、上記半導体素子と対面する位置内に形成されてもよい。

上記構成によると、接続用配線が、基板上であり半導体素子と対面する位置内に、つまり、半導体素子の真下に形成される。接続用配線は、半導体素子の外側に形成されないため、基板を接続用配線用に大きくする必要がない。ゆえに、半導体装置のサイズを大きくする必要がなく、小型化に寄与することができる。

本発明に係る半導体装置は、以上のように、上記半導体素子上に、上記第１接続端子形成領域外にも、上記半導体素子に信号を入力あるいは上記半導体素子から信号を出力する第２接続端子を備え、かつ、上記基板上に、上記第２接続端子と上記配線パターンとを接続する第１接続用配線を備えている。また、上記半導体素子上に、上記第１接続端子形成領域外にも第３接続端子を備え、上記基板上に、上記第３接続端子と別の第３接続端子とを接続する第２接続用配線を備えており、上記第２接続用配線は、少なくとも一つが電源またはグラウンドを結ぶ配線である。

上記構成によると、半導体素子回路と配線パターンとの接続を接続用配線でも行うことができる。そのため、従来の半導体装置の半導体素子において、表面あるいは中で引き回していた配線を接続用配線で代用することができる。よって、従来の半導体装置の半導体素子において、配線を表面あるいは中で引き回していた配線領域を削減することができ、コストを抑えて半導体素子を製造することができる。このように、半導体素子のサイズを縮小することで、それを実装する基板のサイズも縮小することができ、コストを削減することができる。ゆえに、半導体装置において、形体の小型化および軽量化を行うことができるという効果を奏する。

また、半導体素子に電気的トラブルが発生し、半導体素子を交換する場合や、半導体素子の配線を増やす場合、上記構成であると、配線を直ぐに形成することが可能であり、チップサイズの増加や半導体素子の配線のやり直しに要する時間やマスク変更を行うことなく、半導体素子を形成することができる。

本発明の一実施形態について図１および図２に基づいて詳細に説明すると以下の通りである。本発明は以下に限定されるものではない。また、本実施の形態に用いる各工程の条件などは、通常の半導体装置の実装工程にて用いられている条件と同様であり、特段の場合を除いてその詳細は省略する。

図１（ａ）は、本実施形態の半導体装置２０を基板２１に面した半導体素子１表面から見た平面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ’矢視断面図である。つまり、図１（ａ）は、半導体装置２０を図１（ｂ）の矢印Ｂの方向に見た図である。

本実施形態の半導体装置２０は、以下では、液晶パネルを駆動させる液晶ドライバとして説明する。半導体素子１として液晶ドライバＩＣを基板上に搭載することで、本発明の半導体装置２０を、液晶パネルを駆動する液晶ドライバとすることができる。この液晶ドライバを液晶パネルと組み合わせることにより、液晶モジュールを形成して、各種電子機器に表示部として搭載することができる。なお、本発明はこれに限定されるものではない。

本実施形態の半導体装置２０は、図１（ａ）および（ｂ）に示すように、基板２１上に、半導体素子１が実装された構成である。

（基板）
初めに、基板２１について説明する。

基板２１は、絶縁性フィルム３とその表面に形成されている配線パターン４および接続用配線８とからなっている。半導体装置２０においては、以下で説明するように、接続用配線８は、従来の半導体装置の半導体素子中で引き回していた配線の代用配線である。従来の半導体素子の中で引き回していた配線を接続用配線８（ＣＯＦの配線）で代用することにより、中で引き回していた配線領域を削減することができる。そのため、半導体素子１のサイズを縮小化することができる。

絶縁性フィルム３は、絶縁性を有しており、その表面に配線パターン４および接続用配線８を形成できるものであれば特に限定されるものではないが、自由に折り曲げ可能なものが好ましい。具体的には、ポリイミド、カプトン等のポリイミド系絶縁性フィルムが好ましく用いられる。ポリイミド系絶縁性フィルムの厚さは特に限定されるものではないが、高い柔軟性を確保するためには薄型のものが好ましい。具体的には、２５〜４０μｍの範囲内の厚みのものが好適に用いられる。

配線パターン４は、半導体装置の構成や用途に応じて適切に形成され、導電性を有していれば特に限定されるものではない。例えば、金属薄膜からなる配線を挙げることができる。この配線パターン４に用いられる金属も特に限定されるものではないが、銅等が好ましく用いられる。この配線パターンの厚みは、具体的には３〜１２μｍの範囲内が好ましく、例えば、８、１２μｍ等の厚みが用いられる。

絶縁性フィルム３上に配線パターン４を形成する方法は特に限定されるものではなく、従来公知の方法を好適に用いることができる。例えば、絶縁性フィルムにクロム、ニッケル、銅をスパッタリングし、銅で８μｍ、１２μｍまでメッキする。その後に、フォトレジストをコーティングし、フォトリソグラフィの技術にて露光・現像して、配線パターン４を形成する方法等を用いることができる。

なお、配線パターン４には、樹脂封止体（図示せず）内部にあるインナーリード、樹脂封止体外部にあるアウターリード、および、インナーリードとアウターリードとを繋ぐ中間リードとがある。なおアウターリードには、入力側アウターリード５と出力側アウターリード６とがある。

また、配線パターン４が銅から形成される場合には、劣化を防ぐために、それの表面をメッキしておくことが好ましい。メッキする金属としては特に限定されるものではないが、錫メッキや金メッキ等が好ましく用いられる。なお、説明の便宜上、図１（ａ）および（ｂ）中にはメッキは記載していない。このような配線パターン４の表面にメッキを施す方法は特に限定されるものではなく、従来公知の方法を好適に用いることができる。

接続用配線８は、以下で説明する半導体素子表面バンプ７と上記配線パターン４とを電気的に接続させるものである。接続用配線８は、絶縁性フィルム３上に半導体素子表面バンプ７が搭載される部分から、配線パターン４の一部であるインナーリードまで延びて形成されている。これは、従来の半導体装置における半導体素子の表面あるいは中で引き回して形成されていた配線（図４参照）の代用となるものである。

接続用配線８は、絶縁性フィルム３に形成され、半導体素子表面バンプ７から配線パターン４までを繋ぎ、導電性を有していれば特に限定されるものではない。例えば、金属薄膜からなる配線を挙げることができる。この接続用配線８に用いられる金属も特に限定されるものではないが、銅が好ましく用いられる。また、接続用配線８が銅から形成されている場合には、劣化を防ぐために、それの表面を、例えば、錫や金等でメッキしておくことが好ましい。上記絶縁性フィルム３上に接続用配線８を形成する方法は、特に限定されることはないが、上記配線パターン４を形成する方法と同様の方法を好適に用いることができる。例えば、絶縁性フィルムにクロム、ニッケル、銅をスパッタリングし、銅を例えば、８μｍ、１２μｍまでメッキした後に、フォトレジストをコーティングし、フォトリソグラフィの技術にて露光・現像する方法が挙げられる。

ここで、従来の半導体装置は、図４に示すように、半導体素子に形成される半導体素子表面配線１１１、また半導体素子内部に形成される配線により信号を伝達している。この半導体素子表面配線１１１は、アルミ等からなり、半導体素子上の回路から半導体素子の外周部のＡｕバンプ１０３まで、半導体素子表面を引き回すように形成されている。このことにより、半導体素子のサイズの１０％程度が余分に必要となる。

しかし、本実施形態の半導体装置２０では、半導体素子１における表面や内部の配線の代わりに、接続用配線８を用いる。そして、接続用配線８は、以下で説明するように、半導体素子１上の外周部に限らず、半導体素子１のどこでも設定できる半導体素子表面バンプ７により、配線パターン４と接続している。そのため、半導体素子１は、表面や内部に配線を引き回す従来の半導体素子に比べ、配線を引き回す配線領域が無い分、従来の半導体素子よりも、縮小したサイズとすることができる。それゆえ、コストを抑えて半導体素子１を製造することができる。このように、半導体素子１のサイズを縮小することで、それを実装する基板２１のサイズも縮小することができ、コストを削減することができる。ゆえに、半導体装置２０において、形体の小型化および軽量化を行うことができる。

また、本実施の形態の半導体装置２０は、基板２１上のインナーリードを、基板２１上における半導体素子１と対面する半導体素子設置位置の内側まで伸ばし、半導体素子表面バンプ７と接続した構成とも言うことができる。

ここで、接続用配線８も、半導体素子１上における外周部にある以下で説明するバンプ２ａを介して配線パターン４と接合するのが好ましい。これは、半導体素子１上において、外周部にあるバンプ２ａと内部にある半導体素子表面バンプ７との距離が長くなる（例えば５００μｍ以上）、あるいは、第１接続端子と接続しない接続用配線があると３本以上固まってある場合等、半導体素子１のエッジ部（Ｓｉ）と配線とがエッジタッチしてリーク不具合を起こす可能性がある。しかし、接続用配線８を外周部のバンプ２ａに固定することで、半導体素子エッジと接続用配線との間で起こるリーク不具合を防ぐことができる。なお、外周部にあるバンプ２ａと内部にある半導体素子表面バンプ７との距離が短い（例えば５００μｍ以下）場合には、接続用配線８をバンプ２ａと接続させなくてもよい。

なお、半導体素子１外周部にあるバンプ２ａと半導体素子上の回路とは、屈曲したり、斜めに形成したりして自由度のある配線ができるようにするのが好ましい。そのために、インナーリードおよび接続用配線８は絶縁性フィルム３上に固定されていて断線等が発生しにくいようにＣＯＦを使用するのが好ましい。

また、接続用配線８は、図２（ａ）に示すように、半導体素子表面バンプ７と別の半導体素子表面バンプ７とを接続するようになっていてもよい。図２（ａ）は、半導体装置２０の変形例としての半導体装置２２の構成を示す平面図である。このように、半導体素子表面バンプ７と別の半導体素子表面バンプ７とを接続する接続用配線８は、半導体素子１内部の信号線、電源、グラウンドを結ぶ。このような構成により、電源やグランド配線を基板２１上に形成し半導体素子１表面あるいは内部からなくすことができる。よって、従来の半導体装置の半導体素子において、表面あるいは中で引き回していた配線にかけていた領域を大幅に削減できる。電源やグランド配線を基板上に形成し半導体素子からなくすことで、１５％程度の半導体素子のサイズ削減となり、ウエハから取れる半導体チップの個数が大幅にアップすることができる。また、半導体チップのコストを削減することができる。

また、電源やグランド配線幅は、通常、抵抗を小さくするために、配線幅を太く取るため、約１０〜１００μｍ程度である。それでも、半導体素子上の配線の厚みが１μｍ以下と薄い為に、配線抵抗が高い。しかし、接続用配線８を、例えば、銅箔とすると、箔厚が８μｍもあり更に配線幅は太くすることも可能であるので、電気抵抗を半導体素子１表面や内部で形成した場合より１／１０以下に下げることができる。また、電気的なばらつきを抑えることができる。そのため、電気特性の安定化ができ、半導体装置製造時の歩留まりを高くすることができる。

また、半導体素子１に電気的トラブルが発生し、半導体素子１を交換する場合や、半導体素子１の配線を増やす場合、上記構成であると、配線を直ぐに形成することが可能であり、チップサイズの増加や半導体素子１の配線のやり直しに要する時間やマスク変更を行うことなく、半導体素子１を形成することができる。

また、図２（ｂ）に示すように、半導体素子表面バンプ７と別の半導体素子表面バンプ７とを接続するようになっている接続用配線８が、配線パターン４と接続していてもよい。図２（ｂ）は、半導体装置２２の変形例としての半導体装置２３の構成を示す平面図である。このように、半導体素子の内部の半導体素子表面バンプ７と接合する接続用配線８は、２つ以上の半導体素子表面バンプ７と接合し、屈曲や枝分かれした配線であってもよい。半導体素子のいくつかの素子間を結んでもよい。特に電源やグラウンドを接続用配線８で接続する場合は、いくつものバンプと接続し半導体素子と結んで電気的安定性を確保するのが好ましい。

要するに、本実施の形態の半導体装置２０は、接続用配線８が半導体素子表面あるいは内部の配線を代用する構成なっているので、半導体素子１と接続用配線８そして配線パターン４とが接続して半導体装置として働くようになっている。

ここで、接続用配線８は、絶縁性フィルム３上に形成された配線パターン４と同じ材質からなることが好ましい。この材質は、特に限定されるものではないが、例えば、銅等が挙げられる。

接続用配線８と配線パターン４とが同じ材質であることにより、接続用配線８用の材料を別に用意する必要がなくなる。よって、製造コストおよび装置コストの低減を図ることができる。また、配線パターン４と接続用配線８とを、同時に形成することが容易となり、生産効率を高めることができる。さらに、新たな製造工程を設ける必要がなく、安価に接続用配線８を形成することができる。

また、接続用配線８は絶縁性フィルム３上に形成された配線パターン４とを同じ装置を用いて形成するのが好ましい。

これにより、接続用配線８用の装置を別に用意する必要がなくなる。よって、コストの低減を図ることができる。また、配線パターン４と接続用配線８とを、同時に形成することが容易となり、生産効率を高めることができる。さらに、同時に形成すると新たな製造工程を設ける必要がなく、安価に接続用配線８を形成することができる。

さらに、上記接続用配線８と配線パターン４厚さとが同等であれば、よりいっそう、同時に形成することが容易となり、生産効率をより高めることができる。この厚さは、例えば、３〜１２μｍが好ましいが、この数値には限定されない。

実際に半導体素子１を配線パターン４上に実装した場合、半導体素子１に形成されたバンプ２ａ・２ｂが押しつぶされて接続されることになる。上記厚さでは、押しつぶされてバンプ２ａ・２ｂの厚さが薄くなっても、半導体素子１と接続用配線８とが接触することはなく、かつ、接続用配線８の抵抗は充分低くすることができる。また、上記厚さは、絶縁性フィルム３への密着性を十分保つことができる。

図１（ｃ）に半導体素子１を実装する前の基板（テープキャリア）２１を示す。一点鎖線で囲まれた半導体素子搭載部９では配線が剥き出しとなっており、半導体素子搭載部９の外側はレジスト１０で覆われている。レジスト１０の具体的な種類としては特に限定されるものではなく、従来公知のものを好適に用いることができる。また、半導体素子搭載部９には、接続用配線８が形成されている。なお、配線パターン４および接続用配線８は全て明記しておらず、省略してある。

このように半導体装置２０では、接続用配線８は、基板２１上において、上記半導体素子と対面する位置内に形成されている。つまり、接続用配線が、半導体素子の真下に形成される。よって、接続用配線８は、半導体素子１の外側に形成されないため、基板２１を接続用配線８用に大きくする必要がない。ゆえに、半導体装置２０のサイズを大きくする必要がなく、小型化に寄与することができる。

また、半導体装置２０では、複数の接続用配線８のうちの一部を、半導体素子１上に形成してもよい。このようにすることで、半導体素子１と配線パターン４とを接続する接続用配線８は、基板２１上にも、半導体素子１上にも形成されることになる。よって、半導体素子1のサイズを大きくすることなく、接続用配線８の数を増やすことができる。なお、これはつまり、半導体装置２０において、図４に示す半導体素子表面配線１１１と、接続用配線８とが共存することになる。例えば、液晶ドライバでは出力数が５００個を超える場合もあり、ＣＯＦにおいて、その全部を絶縁性フィルム３上の接続用配線８で結んでいくことはできないが、一部を用いて半導体素子１上の回路と外周部のバンプ２ａとを結線するようにした。この絶縁性フィルム３上の接続用配線８は３０μｍピッチ品を使用し、約２００本を半導体素子１における表面配線の代用として使用した。２００本使用することで、従来の半導体素子よりも、約１０％縮小したサイズとすることができた。

（半導体素子）
次に半導体素子１について説明する。なお、図１（ａ）においては、半導体素子１は点線で示されている。

半導体素子１は、本実施形態では液晶ドライバＩＣとするが、半導体装置の用途に応じた各種の集積回路を含んでいる構成であれば特に限定されるものではなく、従来公知の半導体チップやＩＣ等が用いられる。半導体素子１の表面には、外部接続端子であるバンプ２ａ・２ｂ（第１接続端子）および半導体素子表面バンプ７（第２接続端子）が形成されている。

ここで、バンプ２ａ・２ｂは、半導体素子１上の周辺部におけるバンプ形成領域（第１接続端子形成領域）において、配線パターン（インナーリード）４上に形成される。なお、バンプ２ａは、信号を液晶パネルに出力する際に使用する出力側のバンプであり、バンプ２ｂは、外部より信号を入力させる際に使用される入力側のバンプであり、図１（ａ）においては、上側及び下側の両端に出力側のバンプ２ａ、下側中央部に入力側のバンプ２ｂが形成されているが、この形成位置には限定されない。

また、半導体素子表面バンプ７は、上記バンプ形成領域以外の半導体素子１上に形成される。この半導体素子表面バンプ７の形成位置は、特に限定されず、半導体素子１を設計する際に、半導体素子１内の配線の都合により決定される。

半導体素子１に形成されたバンプ２ａ・２ｂは、半導体素子１と配線パターン４とを電気的に接続するものである。なお、上記したように、外周部にあるバンプ２ａと内部にある半導体素子表面バンプ７との距離が短い（例えば５００μｍ以下）場合には、接続用配線８をバンプ２ａと接続させなくてもよい。バンプ２ａ・２ｂの材質としては、導電性を有し配線パターン４と良好に接続できる材質であれば特に限定されるものではない。また、半導体素子表面バンプ７は、半導体素子１と接続用配線８とを電気的に接続するものである。半導体素子表面バンプ７の素材としては、導電性を有し接続用配線８と良好に接続できる材質であれば特に限定されるものではない。これらバンプ２ａ・２ｂおよび半導体素子表面バンプ７は、例えば、金（Ａｕ）等が好ましく用いられる。バンプ２ａ・２ｂおよび半導体素子表面バンプ７は、同じ材質で形成されてもよい。

また、バンプ２ａ・２ｂおよび半導体素子表面バンプ７とが同じ材質からなっていると、半導体素子表面バンプ７の材料を別途用意する必要がなくなる。よって、製造コストおよび装置コストの低減を図ることができる。また、バンプ２ａ・２ｂと半導体素子表面バンプ７とを、同時に形成することが容易となり、生産効率を高めることができる。さらに、新たな製造工程を設ける必要がなく、安価に半導体素子表面バンプ７を形成することができる。

本実施形態の半導体装置（液晶ドライバ）２０は、上記した基板２１および半導体素子１からなっており、外部接続端子であるバンプ２ａ・２ｂと絶縁性フィルム３上に形成した配線パターン４とが、また、半導体素子表面バンプ７と絶縁性フィルム３上に形成した接続用配線８とが、ＩＬＢにより接合されている。この接合に関しては、公知の従来技術を用いて行えばよい。また、ＩＬＢによる接合後、図示しないが、半導体装置をエポキシ樹脂やシリコーン樹脂等を用いて樹脂封止する。樹脂封止は、例えば、樹脂をノズルにより半導体素子の周囲に塗布し、リフロー方式等により熱を加え硬化させることによって行うことができる。

なお、半導体素子１のテスト（ウエハテスト）では、従来のように半導体素子１上における周辺部のバンプ２ａ・２ｂだけをプロ−ビングしただけでは、テストできないので、半導体素子表面バンプ７もプロービングしてテストする必要がある。

（半導体装置における信号の伝達）
以下、本発明の半導体装置２０の特長である半導体素子表面バンプ７、接続用配線８を用いた信号の経路に関して説明する。

外部より入力側アウターリード５より入力された信号は、バンプ２ｂを介して半導体素子１に入力され、その内部にて変換される。半導体素子１内で変換された信号は、半導体素子表面に形成された半導体素子表面バンプ７を介し、接続用配線８を通り、配線パターン４を通り、出力側アウターリード６より出力される。また、接続用配線８を通らない信号の経路は、以下のようになる。入力側アウターリード５より入力された信号はバンプ２ｂを介して半導体素子１に入力され、その半導体素子１内部にて変換され、バンプ２ａから、出力側アウターリード６より出力される。

なお、出力された信号は、図示しない液晶パネルへと伝達され、液晶パネル上に映像を表示する。

以上のように、本実施形態の半導体装置は、接続用配線を用いることにより、配線を引き回すことなく、半導体素子からの信号を配線パターンに伝達することができる。よって、従来の半導体素子よりも、サイズを１０％程度縮小することが可能となり、大幅なコストダウンが可能となる。また、それに伴いテープキャリアも縮小することが可能となり、半導体装置そのものを縮小化および軽量化し、コストダウンも行うことができる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

以上のように、本発明に係る半導体装置は、形体の小型化および軽量化をすること可能であり、コストを削減することができる。

従って、本発明は、言うまでもなく半導体産業での利用が可能であり、民生用エレクトロニクス製品から、産業用エレクトロニクス製品、電子部品等に幅広く適用することができる。例えば、携帯電話機、携帯通信端末、パーソナルコンピュータ、家電製品、医療機器、ゲーム機器等様々な電子機器に利用することができる。

（ａ）は本発明の一実施の形態における半導体装置の構成を示す平面図である。（ｂ）は（ａ）のＡ−Ａ’矢視断面図である。（ｃ）は（ａ）の半導体装置における、配線パターンと接続用配線とが形成されたテープキャリアを示す平面図である。 （ａ）は半導体素子表面バンプと別の半導体素子バンプとを接続する接続用配線が形成された半導体装置の構成を示す平面図であり、（ｂ）は（ａ）の接続用配線が配線パターンと接続された半導体装置の構成を示す平面図である。 従来の半導体装置の構成図であり、（ａ）は半導体素子のボンディング前、（ｂ）は半導体素子のボンディング後である。（ｃ）は、従来の半導体装置のテープキャリアを示す平面図であり、（ｄ）は、（ｃ）の拡大図である。 図３の従来の半導体装置の構成を示す平面図である。 図３とは別の従来の半導体装置の構成を示す平面図である。

符号の説明

１ 半導体素子
２ａ バンプ（第１接続端子）
２ｂ バンプ（第１接続端子）
３ 絶縁性フィルム
４ 配線パターン
５ 入力側アウターリード
６ 出力側アウターリード
７ 半導体素子表面バンプ（第２接続端子）
８ 接続用配線
２０ 半導体装置
２１ 基板
２２ 半導体装置
２３ 半導体装置

Claims (7)

1. 基板上に形成された配線パターンと半導体素子上の周辺部における第１接続端子形成領域に形成された第１接続端子とを接続することで半導体素子を基板上にＣＯＦ法を使用して実装してなる半導体装置において、
   上記半導体素子上に、上記第１接続端子形成領域外にも、上記半導体素子に信号を入力あるいは上記半導体素子から信号を出力する第２接続端子を備え、かつ、
   上記基板上に、上記第２接続端子と上記配線パターンとを接続する第１接続用配線を備えており、
   上記第１接続端子と上記第２接続端子との距離が５００μｍ以上であることを特徴とする半導体装置。
2. 上記第２接続端子は、上記第１接続端子と同じ材質で形成されることを特徴とする請求項１に記載の半導体装置。
3. 上記半導体素子上に、上記第１接続端子形成領域外にも第３接続端子を備え、
   上記基板上に、上記第３接続端子と別の第３接続端子とを接続する第２接続用配線を備えており、
   上記第２接続用配線は、少なくとも一つが電源またはグラウンドを結ぶ配線であることを特徴とする請求項１に記載の半導体装置。
4. 上記第１および第２接続用配線は、上記配線パターンと同じ材質からなることを特徴とする請求項３に記載の半導体装置。
5. 上記第１および第２接続用配線の厚さと、上記配線パターンの厚さとは、同等であることを特徴とする請求項３または４に記載の半導体装置。
6. 上記第１および第２接続用配線は、上記配線パターンを形成する装置と同じ装置で形成されることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
7. 上記第１および第２接続用配線は、上記基板上において、上記半導体素子と対面する位置内に形成されることを特徴とする請求項３〜６の何れか１項に記載の半導体装置。

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