KR101524186B1 - 반도체 칩, 반도체 패키지용 배선기판, 이를 갖는 반도체패키지 및 이를 포함하는 표시 장치. - Google Patents

반도체 칩, 반도체 패키지용 배선기판, 이를 갖는 반도체패키지 및 이를 포함하는 표시 장치. Download PDF

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Abstract

반도체 칩은 반도체 기판, 입력부 및 출력부를 포함한다. 상기 반도체 기판에는 회로 소자가 형성된다. 상기 입력부는 반도체 기판 상에 형성되고, 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드 및 상기 제1 입력 패드와 이격 배치되며 외부의 연결 라인에 의해 상기 제1 입력 패드와 전기적으로 연결되어 상기 입력 신호를 상기 회로 소자에 입력하기 위한 제2 입력 패드를 구비한다. 상기 출력부는 상기 반도체 기판 상에 형성되고, 상기 회로 소자로부터의 출력 신호를 출력하기 위한 출력 패드를 구비한다.

Description

반도체 칩, 반도체 패키지용 배선기판, 이를 갖는 반도체 패키지 및 이를 포함하는 표시 장치.{Semiconductor chip, wiring substrate for semiconductor package, semiconductor package having the semiconductor chip and display device having the semiconductor package}
본 발명은 반도체 칩, 반도체 패키지용 배선기판, 이를 갖는 반도체 패키지 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 필름 기판 상에 실장되는 반도체 칩, 이를 갖는 반도체 패키지 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 반도체 장치는 반도체 웨이퍼로 사용되는 실리콘웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 조립 공정을 통해 제조된다.
상기 패키지 조립 공정은 반도체 칩과 같은 반도체 장치를 전기적으로 연결시켜 주며, 밀봉 작업을 통하여 상기 반도체 칩을 보호하고 제품 사용 중에 발생하 는 열을 발산시키는 역할을 한다. 칩을 전기적으로 연결시켜 주기 위한 일반적인 방법으로는 와이어 본딩(wire bonding), 솔더 본드(solder bond), 탭(TAB, tape automated bonding) 등의 방법이 있다.
최근에는, LCD와 같은 평판 표시 장치 산업의 발달에 힘입어 평판 표시 장치의 구동 칩(drive IC) 부품인 테이프 패키지(tape package)의 제조 산업 또한 발전하고 있다. 이와 같은 테이프 패키지는 테이프 배선기판(tape substrate)을 이용한 반도체 패키지로서, 테이프 캐리어 패키지(TCP, tape carrier package)와 칩 온 필름(COF, chip on film) 패키지로 나눌 수 있다.
일반적으로, 상기 테이프 패키지는 외부접속단자로 상기 테이프 배선기판 위에 형성된 입/출력 배선 패턴을 사용하는 탭(TAB) 방식을 이용하며, 입/출력 배선 패턴을 인쇄회로기판(PCB, printed circuit board)이나 디스플레이 패널(panel)에 직접 부착하여 실장한다.
상기 테이프 패키지와 같은 반도체 패키지에 있어서, 상기 반도체 칩에 입/출력되는 신호선의 수의 증가에 따라 상기 반도체 칩이 실장되는 상기 테이프 배선기판의 크기와 배선 패턴의 선폭은 점점 감소하고 있다.
특히, 입력 배선을 통해 상기 반도체 칩에 입력된 전원/접지공급 신호와 같은 입력 신호는 상기 반도체 칩에 구비된 도전 라인을 통해 상기 반도체 칩 내부의 집적 회로로 제공된다. 상기 집적 회로의 동작을 위해 필요한 전력을 공급하기 위해서는 상기 도전 라인은 상대적으로 작은 저항을 가질 필요가 있다.
그러나, 상기 반도체 패키지의 소형화, 박형화, 경량화에 따라 상기 반도체 칩의 도전 라인의 폭도 점점 미세화되고 있다. 따라서, 상기 반도체 칩의 집적 회로로/로부터의 신호를 전달하기 위한 도전 라인은 높은 전압 강하를 갖게 되는 문제점이 있다. 이에 따라, 상기 반도체 칩의 크기에 영향을 주지 않으면서 작은 저항을 가질 수 있는 새로운 연결 경로(routing)의 설계가 요구되고 있다.
본 발명의 목적은 외부의 연결 라인에 의해 입력 신호가 입력되는 반도체 칩을 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 칩이 실장되는 배선기판을 제공하는 데 있다.
본 발명의 또 다른 목적은 상술한 반도체 칩을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 또 다른 목적은 상술한 반도체 패키지를 포함하는 표시 장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 반도체 칩은 반도체 기판, 입력부 및 출력부를 포함한다. 상기 반도체 기판에는 회로 소자가 형성된다. 상기 입력부는 반도체 기판 상에 형성되고, 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드 및 상기 제1 입력 패드와 이격 배치되며 외부의 연결 라인에 의해 상기 제1 입력 패드와 전기적으로 연결되어 상기 입력 신호를 상기 회로 소자에 입력하기 위한 제2 입력 패드를 구비한다. 상기 출력부는 상기 반도체 기판 상에 형성되고, 상기 회로 소자로부터의 출력 신호를 출력하기 위한 출력 패드를 구비한다.
본 발명의 일 실시예에 있어서, 상기 입력부는 상기 입력 신호를 수신하는 제1 입력 패드, 상기 제1 입력 패드와 인접하며 상기 외부의 연결 라인과 전기적으로 연결되는 연결 패드 및 상기 반도체 기판에 형성되고 상기 제1 입력 패드 및 상기 연결 패드를 전기적으로 연결하는 트레이스를 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 입력부는 상기 제1 입력 패드와 상기 제2 입력 패드 사이에 고립되어 형성되는 적어도 하나의 격리 트레이스를 더 포함하며, 상기 격리 트레이스의 일단부들은 상기 외부의 연결 라인들에 의해 상기 제1 입력 패드와 상기 제2 입력 패드에 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 입력 패드는 상기 반도체 기판에 형성된 정전기 방지 회로에 전기적으로 연결될 수 있다. 상기 제2 입력 패드에는 정전기 방지 회로가 연결되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 입력 패드는 상기 반도체 기판의 제1 주변 에지부에 형성되며 상기 출력 패드는 상기 제1 주변 에지부와 마주하는 제2 주변 에지부에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 입력 패드와 상기 제2 입력 패드는 상기 제1 입력 패드로부터 상기 출력 패드를 향한 연장 라인 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 베이스 필름 상에 실장되 고, 상기 외부의 연결 라인은 상기 베이스 필름의 칩 실장 영역 내에 고립되어 형성될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 패키지용 배선기판은 베이스 필름, 배선 패턴 및 적어도 하나의 연결 라인을 포함한다. 상기 베이스 필름은 반도체 칩이 실장되는 칩 실장 영역을 갖는다. 상기 배선 패턴은 상기 칩 실장 영역으로부터 연장되며, 상기 반도체 칩의 제1 입력 패드와 전기적으로 연결되는 입력 배선 및 상기 반도체 칩의 출력 패드와 전기적으로 연결되는 출력 배선을 구비한다. 상기 연결 라인은 상기 칩 실장 영역 내에 상기 배선 패턴으로부터 고립되어 형성되며, 상기 반도체 칩의 제1 입력 패드와 이격 배치되는 제2 입력 패드를 상기 제1 입력 패드와 전기적으로 연결시킨다.
본 발명의 일 실시예에 있어서, 상기 입력 배선의 접합 단부는 상기 칩 실장 영역의 제1 주변 에지부에 배치되며, 상기 출력 배선의 접합 단부는 상기 제1 주변 에지부와 마주하는 제2 주변 에지부에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 라인은 상기 제1 입력 패드로부터 상기 제2 입력 패드를 향한 연장 라인 상에 배치될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 입력 배선의 접합 단부는 상기 칩 실장 영역의 제1 주변 에지부에 배치되며, 상기 출력 배선의 접합 단부는 상기 제1 주변 에지부와 인접하는 제3 주변 에지부에 배치될 수 있다. 상기 연결 라인은 상기 제1 주변 에지부로부터 상기 제3 주변 에지부를 향해 절곡된 절곡부를 가질 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 베이스 필름, 반도체 칩, 배선 패턴 및 적어도 하나의 연결 라인을 포함한다. 상기 반도체 칩은 상기 베이스 필름의 칩 실장 영역에 실장되며, 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드, 상기 제1 입력 패드와 이격 배치되는 제2 입력 패드 및 출력 신호를 출력하기 위한 출력 패드를 구비한다. 상기 배선 패턴은 상기 칩 실장 영역으로부터 연장되며, 상기 반도체 칩의 제1 입력 패드와 전기적으로 연결되는 입력 배선 및 상기 출력 패드와 전기적으로 연결되는 출력 배선을 구비한다. 상기 연결 라인은 상기 베이스 필름의 상기 칩 실장 영역 상에 상기 배선 패턴으로부터 고립되어 형성되며, 상기 반도체 칩의 제1 입력 패드와 제2 입력 패드를 전기적으로 연결시킨다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은, 상기 제1 입력 패드에 인접 배치되며 상기 연결 라인에 전기적으로 연결되는 연결 패드, 및 상기 제1 입력 패드 및 상기 연결 패드를 전기적으로 연결하는 트레이스를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 입력 배선의 접합 단부는 상기 칩 실장 영역의 제1 주변 에지부에 배치되며, 상기 출력 배선의 접합 단부는 상기 제1 주변 에지부와 마주하는 제2 주변 에지부에 배치될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 반도체 칩은 상기 제1 입력 패드와 상기 제2 입력 패드 사이에 고립되어 형성되는 적어도 하나의 격리 트레이스를 더 포함하며, 상기 격리 트레이스의 일단부들은 상기 연결 라인들에 의해 상기 제1 입력 패드와 상기 제2 입력 패드에 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩은 상기 제1 입력 패드에 전기적으로 연결되는 정전기 방지 회로를 포함할 수 있다. 상기 제2 입력 패드에는 정전기 방지 회로가 연결되지 않을 수 있다.
본 발명의 또 다른 목적을 달성하기 위해 본 발명에 따른 표시 장치는 반도체 패키지, 인쇄회로기판 및 표시 패널을 포함한다. 상기 반도체 패키지는 베이스 필름, 상기 베이스 필름의 칩 실장 영역에 실장되는 반도체 칩 및 상기 칩 실장 영역으로부터 연장되며 상기 반도체 칩과 전기적으로 연결되는 입력 및 출력 배선들을 구비한다. 상기 인쇄회로기판은 상기 반도체 패키지의 일단부에 배치되며 상기 입력 배선과 전기적으로 연결된다. 상기 표시 패널은 상기 반도체 패키지의 타단부에 배치되며 상기 출력 배선과 전기적으로 연결된다. 상기 반도체 칩은 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드, 상기 제1 입력 패드와 이격 배치되는 제2 입력 패드 및 출력 신호를 출력하기 위한 출력 패드를 포함하고, 상기 반도체 패키지는 상기 베이스 필름의 상기 칩 실장 영역 상에 상기 배선 패턴으로부터 고립되어 형성되며 상기 반도체 칩의 제1 입력 패드와 제2 입력 패드를 전기적으로 연결시키는 적어도 하나의 연결 라인을 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 칩은 내부에 형성된 회로 소자들에 입력 신호를 입력시키기 위한 입력부를 포함한다. 상기 입력부는 반도체 기판 상에 형성된 제1 입력 패드 및 상기 제1 입력 패드로부터 이격된 제2 입력 패드를 포함한다. 상기 제1 입력 패드는 상기 반도체 칩이 실장되는 베이스 필름 상의 입력 배 선과 전기적으로 연결된다.
상기 반도체 칩의 회로 소자는 외부의 상기 연결 라인을 통해 입력 배선과 연결되므로, 상기 반도체 칩 내의 연결 경로를 위한 공간을 줄일 수 있게 되어 상기 반도체 칩의 크기를 감소시킬 수 있게 된다. 또한, 상기 연결 라인은 상대적으로 저저항을 갖게 되어 상기 반도체 칩이 실장된 반도체 패키지의 동작 특성을 향상시키게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 칩, 반도체 패키지용 배선기판, 반도체 패키지 및 이를 포함하는 표시 장치에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 칩을 나타내는 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 칩(10)은 회로 소자(20)가 형성된 반도체 기판(12), 및 반도체 기판(12) 상에 형성되는 입력부(30) 및 출력부(40)를 포함한다.
본 발명의 일 실시예에 있어서, 반도체 칩(10)은 회로 소자(20)들이 형성된 실리콘 웨이퍼를 절단하여 형성될 수 있다. 개개의 반도체 칩(10)은 소정의 검사 공정 후에 베이스 필름과 같은 실장 기판(도시되지 않음) 상에 실장되어 반도체 패키지(도시되지 않음)를 형성할 수 있다.
반도체 기판(12)은 내부에 형성된 다수개의 회로 소자(20)들을 포함할 수 있다. 회로 소자(20)는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
본 발명의 일 실시예에 있어서, 반도체 기판(12)의 제1 면(14) 상에는 다수개의 입력 패드들을 포함하는 입력부(30) 및 다수개의 출력 패드들을 포함하는 출력부(40)가 형성될 수 있다. 제1 면(14)은 반도체 칩(10)이 실장되는 베이스 필름(도시되지 않음)의 칩 실장 영역과 마주보는 면이다.
입력부(30)는 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드(32) 및 상기 입력 신호를 회로 소자(20)에 입력하기 위한 제2 입력 패드(34)를 포함한다.
다수개의 제1 입력 패드(32)들은 반도체 기판(12)의 제1 주변 에지부를 따라 서로 이격 배치될 수 있다. 본 발명의 일 실시예에 있어서, 제1 입력 패드(32)는 반도체 칩(10)이 실장되는 실장 기판(도시되지 않음)의 입력 배선과 범프에 의해 전기적으로 연결될 수 있다.
예를 들면, 제1 입력 패드(32)는 외부의 전원 전압 라인, 접지 전압 라인 또는 신호 라인 등과 같은 입력 배선과 전기적으로 연결될 수 있다. 따라서, 제1 입력 패드(32)는 외부로부터의 입력 신호를 수신하게 된다.
다수개의 제2 입력 패드(34)들은 반도체 기판(12)의 제1 주변 에지부와 마주하는 제2 주변 에지부를 따라 서로 이격 배치될 수 있다. 제2 입력 패드(34)는 반도체 기판(12)의 내부에 형성된 회로 소자(20)와 전기적으로 연결된다.
본 발명의 일 실시예에 있어서, 제1 입력 패드(32)와 제2 입력 패드(34)는 제1 입력 패드로부터 출력 패드(42)를 향한 연장 라인(L) 상에 배열될 수 있다. 도면에 도시되지는 않았지만, 제1 입력 패드(32)와 제2 입력 패드(34)는 외부의 연결 라인(70, 도 5 참조)에 의해 전기적으로 연결될 수 있다. 이때, 상기 외부의 연결 라인은 반도체 칩(10)이 실장되는 칩 실장 영역 내에 고립되어 형성될 수 있다.
제2 입력 패드(34)는 상기 외부의 연결 라인에 의해 제1 입력 패드(32)와 전기적으로 연결되고, 제2 입력 패드(34)는 상기 입력 신호를 수신하여 회로 소자(20)에 제공한다. 따라서, 외부의 도전 라인을 통해 임의의 위치에 위치하는 제2 입력 패드(34)에 상기 입력 신호를 공급함으로써, 반도체 칩(10) 내부의 도전 라인을 이용하지 않으면서 원하는 연결 경로를 설정할 수 있게 된다.
출력부(40)는 다수개의 출력 패드(42)들을 포함할 수 있다. 다수개의 출력 패드(42)들은 반도체 기판(10)의 제1 주변 에지부와 마주보는 제2 주변 에지부를 따라 서로 이격 배치될 수 있다. 이와 다르게, 다수개의 출력 패드(42)들은 상기 제1 주변 에지부와 인접하는 제3 주변 에지부를 따라 서로 이격 배치될 수 있다.
출력 패드(42)는 제2 입력 패드(34)에 인접하게 배치될 수 있다. 출력 패드(42)는 반도체 기판(12)의 회로 소자(20)와 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 출력 패드(42)는 반도체 칩(10)이 실장되는 실장 기판(도시되지 않음)의 출력 배선과 범프에 의해 전기적으로 연결될 수 있다. 따라서, 출력 패드(42)는 회로 소자(20)로부터의 출력 신호를 출력 배선으로 출력할 수 있다.
반도체 기판(12) 내부에 형성된 종래의 내부 연결 라인은 제1 폭을 갖는다. 예를 들면, 종래의 내부 연결 라인의 제1 폭은 약 1 ㎛일 수 있다. 본 발명의 실시예들에 따르면, 상기 외부의 연결 라인은 상기 제1 폭보다 큰 제2 폭을 가질 수 있다. 상기 제2 폭은 상기 제1 폭보다 약 5 내지 10 배 이상의 폭을 가질 수 있다. 예를 들면, 상기 제2 폭은 약 8 ㎛일 수 있다. 따라서, 상기 입력 신호는 종래의 내부 연결 라인에 비해 적은 저항을 갖는 외부의 연결 라인을 통해 반도체 기판(12)의 회로 소자(20)에 입력될 수 있다.
더욱이, 반도체 칩(10)의 회로 소자(20)는 종래의 내부 연결 라인을 대신하여 상기 외부의 연결 라인을 통해 입력 배선과 전기적으로 연결되므로, 반도체 칩(10) 내의 연결 경로를 위한 공간을 줄일 수 있게 되어 반도체 칩(10)의 크기를 감소시킬 수 있게 된다.
본 발명의 일 실시예에 있어서, 반도체 칩(10)은 제1 입력 패드(32)에 전기적으로 연결되는 정전기 방지(eletrostatic discharge, ESD) 회로(22)를 포함할 수 있다. ESD 회로(22)는 반도체 기판(12)에 형성되며, 제1 입력 패드(32)에만 연결될 수 있다.
따라서, 제2 입력 패드(34)에는 상기 ESD 회로가 연결되지 않는다. 제2 입력 패드(34)는 상기 외부의 연결 라인과 연결되므로, 제2 입력 패드(34)는 상기 ESD 회로가 필요하지 않게 된다. 이에 따라, 반도체 칩(10)은 제2 입력 패드(34)에 전기적으로 연결되는 상기 ESD 회로를 구성하는 추가적인 패드를 필요로 하지 않게 되어 반도체 칩(10)이 소형화될 수 있다.
ESD 회로(22)는 다이오드(diode), MOS 트랜지스터, 실리콘 제어 정류기(silicon controlled rectifier, SCR) 등을 포함할 수 있다. 전류로 인한 고전압이 반도체 칩(10)으로 유입될 경우 회로 소자(20)가 파괴될 수 있으므로, ESD 회로(22)는 제1 입력 패드(32)에 전기적으로 연결되어 회로 소자(20)를 보호하게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 있어서, 반도체 칩(10)의 입력부(30)는 제1 입력 패드(32), 연결 패드(36) 및 트레이스(38)를 포함할 수 있다.
제1 입력 패드(32)는 외부로부터의 입력 신호를 수신한다. 연결 패드(36)는 제1 입력 패드(32)와 인접하게 배치된다. 연결 패드(36)는 범프에 의해 상기 외부의 연결 라인과 전기적으로 연결된다. 트레이스(38)는 반도체 기판(12)에 형성되고 제1 입력 패드(32) 및 연결 패드(36)를 전기적으로 연결시킨다.
연결 패드(36)는 제1 입력 패드(32)와 인접하게 배치될 수 있다. 다수개의 연결 패드(36)들은 반도체 기판(12)의 제1 주변 에지부를 따라 서로 이격 배치될 수 있다.
제1 입력 패드(32) 및 연결 패드(36)는 반도체 기판(12)에 형성된 트레이스(38)에 의해 서로 전기적으로 연결된다. 트레이스(38)는 반도체 기판(12)의 상부면 상에 형성될 수 있다. 이와 다르게, 트레이스(38)는 반도체 기판(12)의 내부에 형성될 수 있다.
제1 입력 패드(32)에 입력된 입력 신호는 트레이스(38), 연결 패드(36) 및 상기 외부의 연결 라인을 통해 제2 입력 패드(34)로 전달된다. 따라서, 반도체 기판(12)의 제1 주변 에지부에 제공된 입력 신호는 상기 제1 주변 에지부와 마주보는 상기 제2 주변 에지부에 배치된 제2 입력 패드(34)로 입력된다. 상기 입력 신호는 상기 외부의 연결 라인을 통해 반도체 기판(12) 내에 형성된 회로 소자(20)에 입력된다.
본 발명의 다른 실시예에 있어서, 제1 입력 패드(32)와 연결 패드(36)는 서로 이격 형성될 수 있다. 따라서, 제1 입력 패드(32)는 상기 범프에 의해 상기 입력 배선의 접합 단부와 용이하게 접합될 수 있다. 연결 패드(36)는 상기 범프에 의해 외부의 연결 라인과 용이하게 접합될 수 있다.
도 4는 도 1의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다.
도 1 및 도 4를 참조하면, 다수개의 제1 입력 패드(32)들은 반도체 기판(12)의 제1 주변 에지부와 인접하는 제3 주변 에지부를 따라 서로 이격 배치될 수 있다. 제1 입력 패드(32)는 외부로부터의 입력 신호를 수신한다.
다수개의 제2 입력 패드(34)들은 반도체 기판(12)의 제3 주변 에지부와 마주하는 제4 주변 에지부를 따라 서로 이격 배치될 수 있다. 제2 입력 패드(34)는 반 도체 기판(12)의 내부에 형성된 회로 소자(20)와 전기적으로 연결된다.
출력부(40)의 출력 패드(42)들은 상기 제4 주변 에지부를 따라 서로 이격 배치될 수 있다. 출력 패드(42)는 제2 입력 패드(34)에 인접하게 배치될 수 있다.
입력부(30)는 제1 입력 패드(32)와 제2 입력 패드(34) 사이에 적어도 하나의 격리 트레이스(35)를 더 포함할 수 있다. 격리 트레이스(35)는 제1 입력 패드(32)와 제2 입력 패드(34)로부터 고립되어 배치될 수 있다. 격리 트레이스(35)는 반도체 기판(12)의 상부면 또는 내부에 형성될 수 있다.
구체적으로, 제1 입력 패드(32)와 제2 입력 패드(34)는 격리 트레이스(35)들과 외부의 연결 라인들(70, 도 5 참조)에 의해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 외부의 제1 연결 라인은 제1 연장 라인 상에 배열되고 반도체 기판(12)의 제1 및 제2 주변 에지부들에 각각 형성된 제1 입력 패드 및 제2 입력 패드를 연결할 수 있다. 외부의 제2 연결 라인은 상기 제1 연장 라인과 실질적으로 직교하는 제2 연장 라인 상에 배열되고 반도체 기판(12)의 제3 및 제4 주변 에지부들에 각각 형성된 제1 입력 패드(32) 및 제2 입력 패드(34)를 연결할 수 있다.
따라서, 상기 제2 연장 라인 상에 배열된 제1 입력 패드(32) 및 제2 입력 패드(34)는 격리 트레이스(35)들에 의해 전기적으로 연결되고, 상기 제2 연결 라인은 격리 트레이스(35)들에 의해 상기 제1 연결 라인과 전기적으로 연결되지 않는다.
격리 트레이스(35)들의 개수, 길이 및 두께는 서로 직교하는 연장 라인들 상에 배열된 제1 및 제2 입력 패드들을 각각 연결하는 외부의 연결 라인들 사이의 폭 이나 개수 등에 따라 조절될 수 있음을 이해할 수 있을 것이다.
도 5는 도 1의 반도체 칩이 실장되는 배선기판을 나타내는 평면도이다.
도 1 및 도 5를 참조하면, 반도체 칩(10)이 실장되는 반도체 패키지용 배선기판(50)은 칩 실장 영역(54)을 갖는 베이스 필름(52), 칩 실장 영역(54)으로부터 연장되는 배선 패턴(60) 및 칩 실장 영역(54) 내에 배선 패턴(60)으로부터 고립된 적어도 하나의 연결 라인(70)을 포함한다.
본 발명의 일 실시예에 있어서, 베이스 필름(52)은 폴리이미드와 같은 유기 물질을 포함할 수 있다. 베이스 필름(52)은 휘어지며 유연성을 갖는 유기필름일 수 있다. 베이스 필름(52)의 중앙 부분에는 반도체 칩(10)이 실장되는 칩 실장 영역(54)이 구비될 수 있다.
베이스 필름(52)의 양측의 가장자리에는 스프로켓 홀(56)이 제1 방향을 따라 이격 형성될 수 있다. 반도체 패키지의 제조 공정에 있어서, 스프로켓 홀(56)은 반도체 패키지의 위치 보정과 베이스 필름(52)의 이동을 위해 사용될 수 있다. 스프로켓 홀(56)이 형성된 베이스 필름(52)의 양측의 가장자리는 반도체 칩(10)이 실장된 후 제거될 수 있다.
베이스 필름(52)에는 배선 패턴(60)이 형성된다. 배선 패턴(60)은 다수개의 입력 배선(62)들 및 다수개의 출력 배선(64)들을 포함할 수 있다. 입력 배선(62)들 및 출력 배선(64)들은 베이스 필름(52)의 칩 실장 영역(54)의 내부에서 외부로 연장될 수 있다.
예를 들면, 배선 패턴(60)은, 베이스 필름(52)의 표면상에 금속 박막을 전 착(electrodeposion) 또는 열압착 공정에 의해 접착한 후 포토리소그래피 및 식각 공정을 이용하여 형성될 수 있다. 상기 금속의 예로서는 구리(Cu), 금(Au), 주석(Sn), 납(Pb), 은(Ag), 니켈(Ni) 등을 들 수 있다.
입력 배선(62)과 출력 배선(64)은 칩 실장 영역(54)으로부터 상기 제1 방향을 따라 연장 형성된다. 입력 배선(62) 및 출력 배선(64)은 범프에 의해 반도체 칩(10)의 입력 및 출력 패드들과 접합되는 접합 단부를 포함한다. 따라서, 입력 및 출력 배선들(62, 64)의 접합 단부들은 반도체 칩(10)의 입력 및 출력 패드들에 각각 연결된다.
입력 배선(62)의 접합 단부는 상기 범프에 의해 반도체 칩(10)의 제1 입력 패드(32)와 전기적으로 연결될 수 있다. 출력 배선(64)의 접합 단부는 상기 범프에 의해 반도체 칩(10)의 출력 패드(42)와 전기적으로 연결될 수 있다.
연결 라인(70)은 입력 배선(62)의 접합 단부와 출력 배선(64)의 접합 단부 사이에 고립되어 형성될 수 있다. 연결 라인(70)은 제1 입력 패드(32)로부터 출력 패드(42)를 향하는 방향을 따라 연장될 수 있다.
연결 라인(70)은 배선 패턴(60)을 형성함과 동시에 형성될 수 있다. 예를 들면, 연결 라인(70)은 구리(Cu)를 포함할 수 있다. 따라서, 연결 라인(70)은 반도체 칩(10) 내에 형성되는 종래의 도전 라인보다 넓은 폭과 낮은 저항을 가질 수 있다.
본 발명의 일 실시예에 있어서, 연결 라인(70)의 일단부는 상기 범프에 의해 반도체 칩(10)의 제1 입력 패드(32)에 전기적으로 연결될 수 있다. 연결 라인(70)의 타단부는 상기 범프에 의해 반도체 칩(10)의 제2 입력 패드(34)에 전기적으로 연결될 수 있다. 따라서, 연결 라인(70)은 반도체 칩(10)의 제1 입력 패드(32)와 제2 입력 패드(34)를 전기적으로 연결시킬 수 있다.
본 발명의 다른 실시예에 있어서, 도 3에 도시된 바와 같이, 연결 라인(70)의 일단부는 상기 범프에 의해 반도체 칩(10)의 연결 패드(36)에 전기적으로 연결될 수 있다. 연결 라인(70)의 타단부는 상기 범프에 의해 반도체 칩(10)의 제2 입력 패드(34)와 전기적으로 연결될 수 있다. 따라서, 연결 라인(70)은 반도체 칩(10)의 제1 입력 패드(32)와 제2 입력 패드(34)를 전기적으로 연결시킬 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 배선기판을 나타내는 평면도이다.
도 1 및 도 6을 참조하면, 제1 입력 패드(32)는 반도체 기판(12)의 제1 주변 에지부에 배치되고, 제2 입력 패드(34)는 반도체 기판(12)의 제1 주변 에지부에 인접하는 제3 주변 에지부 또는 제4 주변 에지부에 배치될 수 있다. 출력 패드(42)는 제2 입력 패드(34)에 인접하여 배치될 수 있다.
연결 라인(70)은 칩 실장 영역(54)의 제1 주변 에지부로부터 제3 주변 에지부를 향해 연장 형성될 수 있다. 연결 라인(70)은 상기 제1 주변 에지부로부터 상기 제4 주변 에지부를 향해 연장 형성될 수 있다.
따라서, 연결 라인(70)은 제1 방향으로부터 상기 제1 방향과 실질적으로 직교하는 제2 방향으로 연장되는 절곡부(71)를 가질 수 있다. 그러므로, 제2 입력 패드(34)를 원하는 위치에 배치시키고, 절곡부(71)를 갖는 연결 라인(70)에 의해 제1 입력 패드(32)와 제2 입력 패드(34)를 연결시킬 수 있게 된다.
도 7은 도 1의 반도체 칩이 실장된 반도체 패키지를 나타내는 평면도이고, 도 8은 도 7의 Ⅷ-Ⅷ' 라인을 따라 절단한 단면도이다.
도 1, 도 7 및 도 8을 참조하면, 반도체 칩(10)은 범프(80)들을 매개로 베이스 필름(52)에 실장된다. 본 발명의 일 실시예에 따르면, 성형수지(도시되지 않음)는 반도체 칩(10)이 본딩된 부분에 충진될 수 있다. 예를 들면, 상기 성형수지는 언더필(underfill) 방법으로 반도체 칩(10)이 플립 칩 본딩된 부분에 충진될 수 있다.
제1 입력 패드(32)는 반도체 기판(12)의 제1 주변 에지부에 배치된다. 입력 배선(62)의 접합 단부는 베이스 필름(52)의 칩 실장 영역(54) 상의 제1 주변 에지부에 제1 입력 패드(32)에 대응하여 배치된다.
제2 입력 패드(34)는 반도체 기판(12)의 상기 제1 주변 에지부와 마주하는 제2 주변 에지부에 배치된다. 출력 패드(42)는 제2 입력 패드(34)와 인접하게 배치된다. 출력 패드(42)는 상기 제2 주변 에지부에 배치된다. 출력 배선(42)의 접합 단부는 베이스 필름(52)의 칩 실장 영역(54) 상의 제1 주변 에지부와 마주하는 제2 주변 에지부에 출력 패드(42)에 대응하여 배치된다.
연결 라인(70)은 베이스 필름(52) 상의 칩 실장 영역(54) 내에 형성된다. 연결 라인(70)은 입력 배선(62)과 출력 배선(64) 사이에 배치된다. 연결 라인(70)은 입력 배선(62)과 출력 배선(64)으로부터 고립되어 형성된다.
제1 및 제2 입력 패드들(32, 34)은 서로 동일하거나 다른 크기의 평면적을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1 입력 패드(32)는 제1 평면적을 가지고, 제2 입력 패드(34)는 상기 제1 평면적보다 작은 제2 평면적을 가질 수 있다.
제1 입력 패드(32)의 일단부는 범프(80)에 의해 입력 배선(62)의 접합 단부에 접합된다. 출력 패드(42)는 범프(80)에 의해 출력 배선(64)의 접합 단부에 접합된다.
제1 입력 패드(32)의 타단부는 범프(80)에 의해 베이스 필름(52) 상의 연결 라인(70)의 일단부에 접합된다. 제2 입력 패드(34)는 범프(80)에 의해 베이스 필름(52) 상의 연결 라인(70)의 타단부에 접합된다. 따라서, 반도체 기판(12) 상에 서로 이격 배치된 제1 및 제2 입력 패드들(32, 34)은 베이스 필름(52) 상의 연결 라인(70)에 의해 전기적으로 연결된다.
제1 입력 패드(32)는 입력 배선(62)으로부터 입력 신호를 수신한다. 상기 입력 신호는 베이스 필름(52) 상의 연결 라인(70)에 의해 제2 입력 패드(34)로 공급된다. 이어서, 상기 입력 신호는 제2 입력 패드(34)에 전기적으로 연결된 반도체 칩(10) 내부의 회로 소자(도시되지 않음)로 공급된다. 상기 회로 소자로부터 출력된 출력 신호는 출력 패드(42)를 통해 출력 배선(64)으로 출력된다.
따라서, 상기 입력 신호는 반도체 칩(10) 외부의 연결 경로인 베이스 필름(52) 상에 고립 형성된 연결 라인(70)에 의해 반도체 칩(10) 내부의 회로 소자로 입력된다.
본 발명의 실시예들에 따르면, 연결 라인(70)은 반도체 칩(10) 내부의 도전 라인에 비해 넓은 폭과 낮은 저항을 가질 수 있다. 이에 따라, 연결 라인(70)은 반 도체 칩(10) 내의 회로 소자로 더욱 빠르게 신호를 제공할 수 있으며, 반도체 칩(10) 내의 연결 경로를 위한 공간이 불필요하게 되어 반도체 칩(10)의 크기를 감소시킬 수 있게 된다.
본 발명의 일 실시예에 있어서, 반도체 칩(10)은 제1 입력 패드(32)에 전기적으로 연결되는 ESD 회로를 포함할 수 있다. 제2 입력 패드(34)에는 상기 ESD가 연결되지 않는다. 반도체 칩(10) 외부의 연결 라인(70)에 연결되는 제2 입력 패드(34)는 반도체 기판(12) 상의 임의의 위치에 배치될 수 있다.
따라서, 반도체 칩(10)의 회로 소자에 전기적으로 연결된 제2 입력 패드(34)는 상기 ESD 회로를 구성하기 위한 추가적 패드를 필요로 하지 않으므로, 반도체 칩(10)의 크기를 감소시킬 수 있게 된다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 있어서, 반도체 칩(10)의 입력부는 제1 입력 패드(32), 연결 패드(36) 및 트레이스(38)를 포함할 수 있다.
다수개의 제1 입력 패드(32)들 및 연결 패드(36)들은 반도체 기판(12)의 제1 주변 에지부를 따라 서로 이격 배치될 수 있다. 제1 입력 패드(32)는 범프(80)에 의해 베이스 필름(52) 상의 입력 배선(62)의 접합 단부에 접합된다. 제1 입력 패드(32)는 입력 배선(62)으로부터 입력 신호를 수신한다.
연결 패드(36)는 제1 입력 패드(32)에 인접하게 배치된다. 연결 패드(36)는 제1 입력 패드(32)로부터 이격 배치된다. 연결 패드(36)는 범프(80)에 의해 베이스 필름(52) 상의 연결 라인(70)의 일단부에 접합된다.
제1 입력 패드(32)와 연결 패드(36)는 트레이스(38)에 의해 전기적으로 연결될 수 있다. 트레이스(38)는 반도체 기판(12)의 상부면 상에 형성될 수 있다. 이와 다르게, 트레이스(38)는 반도체 기판(12)의 내부에 형성될 수 있다.
제1 입력 패드(32)에 입력된 입력 신호는 트레이스(38), 연결 패드(36) 및 연결 라인(70)을 통해 제2 입력 패드(34)로 전달된다.
본 발명의 다른 실시예에 있어서, 제1 입력 패드(32)와 연결 패드(36)는 서로 이격 형성될 수 있다. 따라서, 제1 입력 패드(32) 및 연결 패드(36)는 범프들(80)에 의해 입력 배선(62)의 접합 단부와 연결 라인(70)의 일단부에 각각 용이하게 접합될 수 있다.
도 10은 도 7의 Ⅹ-Ⅹ' 라인을 따라 절단한 단면도이다.
도 1, 도 7 및 도 10을 참조하면, 다수개의 제1 입력 패드(32)들은 반도체 기판(12)의 제1 주변 에지부와 인접하는 제3 주변 에지부를 따라 서로 이격 배치될 수 있다. 다수개의 제2 입력 패드(34)들은 반도체 기판(12)의 제3 주변 에지부와 마주하는 제4 주변 에지부를 따라 서로 이격 배치될 수 있다. 출력 패드(42)들은 상기 제4 주변 에지부를 따라 서로 이격 배치될 수 있다.
반도체 칩(10)의 입력부(30)는 제1 입력 패드(32)와 제2 입력 패드(34) 사이에 적어도 하나의 격리 트레이스(35)를 더 포함할 수 있다. 격리 트레이스(35)는 제1 입력 패드(32)와 제2 입력 패드(34)로부터 고립되어 배치될 수 있다. 격리 트레이스(35)는 반도체 기판(12)의 상부면 또는 내부에 형성될 수 있다.
격리 트레이스(35)들은 베이스 필름(52) 상의 연결 라인(70)들에 의해 제1 입력 패드(32)와 제2 입력 패드(34)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 베이스 필름(52) 상의 제1 연결 라인(72)은 제1 연장 라인 상에 배열되고 반도체 기판(12)의 제1 및 제2 주변 에지부들에 각각 형성된 제1 입력 패드 및 제2 입력 패드를 연결할 수 있다. 제1 연결 라인(72)은 상기 제1 연장 라인을 따라 연장된다.
베이스 필름(12) 상의 제2 연결 라인(74)은 상기 제1 연장 라인과 실질적으로 직교하는 제2 연장 라인 상에 배열되고 반도체 기판(12)의 제3 및 제4 주변 에지부들에 각각 형성된 제1 입력 패드(32) 및 제2 입력 패드(34)를 연결할 수 있다. 제2 연결 라인(74)은 상기 제2 연장 라인을 따라 연장된다.
따라서, 상기 제2 연장 라인 상에 배열된 제1 입력 패드(32) 및 제2 입력 패드(34)는 격리 트레이스(35)들에 의해 전기적으로 연결되고, 다수개의 제2 연결 라인(74)들은 격리 트레이스(35)들에 의해 제1 연결 라인(72)과 전기적으로 연결되지 않고 상기 제2 연장 라인을 따라 연장될 수 있다.
격리 트레이스(35)들의 개수, 길이 및 두께는 서로 직교하는 연장 라인들 상에 배열된 제1 및 제2 입력 패드들을 각각 연결하는 연결 라인들 사이의 폭 이나 개수 등에 따라 조절될 수 있음을 이해할 수 있을 것이다.
이하에서는, 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 표시 장치에 대하여 설명하기로 한다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 표시 장치를 나타내는 평면도이다.
도 11을 참조하면, 표시 장치(500)는 반도체 패키지(100), 표시 패널(300) 및 인쇄회로기판(200)을 포함한다. 반도체 패키지(100)는 표시 패널(300) 및 인쇄회로기판(200) 사이에 배치된다. 인쇄회로기판(200)은 반도체 패키지(100)의 일단부에 배치되고, 표시 패널(300)은 반도체 패키지(100)의 타단부에 배치된다.
구체적으로, 반도체 패키지(100)의 입력 배선(62)들은 인쇄회로기판(200)과 전기적으로 연결된다. 반도체 패키지(100)의 출력 배선(64)들은 표시 패널(300)과 전기적으로 연결된다.
예를 들면, 표시 패널(300)은 다수개의 게이트 라인들, 다수개의 데이터 라인들 및 상기 다수개의 픽셀들을 포함할 수 있다. 상기 픽셀은 상기 게이트 라인과 상기 데이터 라인의 교차점에 형성될 수 있다. 상기 픽셀은 상기 게이트 라인에 연결되는 게이트 전극 및 상기 데이터 라인에 연결되는 소스 전극을 구비하는 박막 트랜지스터를 포함할 수 있다.
반도체 패키지(100)에 실장되는 반도체 칩(10)은 표시 패널(300)을 구동하기 위한 회로 소자들을 포함할 수 있다. 예를 들면, 반도체 패키지(100)의 반도체 칩(10)은 표시 패널(300)의 게이트 라인을 구동하기 위한 게이트 드라이버 또는 표시패널(300)의 데이터 라인을 구동하기 위한 데이터 드라이버를 포함할 수 있다.
인쇄회로기판(200)은 반도체 패키지(100)의 입력 배선(62)과 전기적으로 연결된다. 예를 들면, 인쇄회로기판(200)은 타이밍 제어부(도시되지 않음) 및 전원 공급부(도시되지 않음)를 포함할 수 있다. 상기 타이밍 제어부는 게이트 드라이버 및 데이터 드라이버의 구동 타이밍을 제어한다. 상기 전원 공급부는 표시 패널(300)및 테이프 패키지(200)에 실장되는 반도체 칩(10)의 회로 소자들에 필요한 전원을 공급한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 칩은 내부에 형성된 회로 소자들에 입력 신호를 입력시키기 위한 입력부를 포함한다. 상기 입력부는 반도체 기판 상에 형성된 제1 입력 패드 및 상기 제1 입력 패드로부터 이격된 제2 입력 패드를 포함한다. 상기 제1 입력 패드는 상기 반도체 칩이 실장되는 베이스 필름 상의 입력 배선과 전기적으로 연결된다.
상기 반도체 칩의 회로 소자는 외부의 상기 연결 라인을 통해 입력 배선과 연결되므로, 상기 반도체 칩 내의 연결 경로를 위한 공간을 줄일 수 있게 되어 상기 반도체 칩의 크기를 감소시킬 수 있게 된다. 또한, 상기 연결 라인은 상대적으로 저저항을 갖게 되어 상기 반도체 칩이 실장된 반도체 패키지의 동작 특성을 향상시키게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 칩을 나타내는 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ'를 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 나타내는 단면도이다.
도 4는 도 1의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다.
도 5는 도 1의 반도체 칩이 실장되는 배선기판을 나타내는 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 배선기판을 나타내는 평면도이다.
도 7은 도 1의 반도체 칩이 실장된 반도체 패키지를 나타내는 평면도이가.
도 8은 도 7의 Ⅷ-Ⅷ' 라인을 따라 절단한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 도 7의 Ⅹ-Ⅹ' 라인을 따라 절단한 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 표시 장치를 나타내는 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 칩 12 : 반도체 기판
20 : 회로 소자 22 : ESD 회로
30 : 입력부 32 : 제1 입력 패드
34 : 제2 입력 패드 35 : 격리 트레이스
36 : 연결 패드 38 : 트레이스
40 : 출력부 42 : 출력 패드
50 : 반도체 패키지용 배선기판 52 : 베이스 필름
54 : 칩 실장 영역 60 : 배선 패턴
62 : 입력 배선 64 : 출력 배선
70 : 연결 라인 71 : 절곡부
72 : 제1 연결 라인 74 : 제2 연결 라인
100 : 반도체 패키지 200 : 인쇄회로기판
300 : 표시 패널 500 : 표시 장치

Claims (20)

  1. 회로 소자가 형성된 반도체 기판;
    상기 반도체 기판 상에 형성되고, 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드 및 상기 제1 입력 패드와 이격 배치되며 외부의 연결 라인에 의해 상기 제1 입력 패드와 전기적으로 연결되어 상기 입력 신호를 상기 회로 소자에 입력하기 위한 제2 입력 패드를 구비하는 입력부; 및
    상기 반도체 기판 상에 형성되고, 상기 회로 소자로부터의 출력 신호를 출력하기 위한 출력 패드를 구비하는 출력부를 포함하고,
    상기 입력부는 상기 제1 입력 패드와 상기 제2 입력 패드 사이에 고립되어 형성되는 적어도 하나의 격리 트레이스를 더 포함하며, 상기 격리 트레이스의 일단부들은 상기 외부의 연결 라인들에 의해 상기 제1 입력 패드와 상기 제2 입력 패드에 각각 연결되는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 입력부는
    상기 입력 신호를 수신하는 제1 입력 패드;
    상기 제1 입력 패드와 인접하며, 상기 외부의 연결 라인과 전기적으로 연결되는 연결 패드; 및
    상기 반도체 기판에 형성되고, 상기 제1 입력 패드 및 상기 연결 패드를 전기적으로 연결하는 트레이스를 포함하는 것을 특징으로 하는 반도체 칩.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제1 입력 패드는 상기 반도체 기판에 형성된 정전기 방지 회로에 전기적으로 연결되는 것을 특징으로 하는 반도체 칩.
  5. 제 4 항에 있어서, 상기 제2 입력 패드에는 정전기 방지 회로가 연결되지 않는 것을 특징으로 하는 반도체 칩.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서, 상기 반도체 칩은 베이스 필름 상에 실장되고, 상기 외부의 연결 라인은 상기 베이스 필름의 칩 실장 영역 내에 고립되어 형성되는 것을 특징으로 하는 반도체 칩.
  9. 반도체 칩이 실장되는 칩 실장 영역을 갖는 베이스 필름;
    상기 칩 실장 영역으로부터 연장되며, 상기 반도체 칩의 제1 입력 패드와 전기적으로 연결되는 입력 배선 및 상기 반도체 칩의 출력 패드와 전기적으로 연결되는 출력 배선을 구비하는 배선 패턴; 및
    상기 칩 실장 영역 내에 상기 배선 패턴으로부터 고립되어 형성되며, 상기 반도체 칩의 제1 입력 패드와 이격 배치되는 제2 입력 패드를 상기 제1 입력 패드와 전기적으로 연결시키기 위한 적어도 하나의 연결 라인을 포함하고,
    상기 반도체 칩은 상기 제1 입력 패드와 상기 제2 입력 패드 사이에 고립되어 형성되는 적어도 하나의 격리 트레이스를 더 포함하며, 상기 격리 트레이스의 일단부들은 상기 연결 라인들에 의해 상기 제1 입력 패드와 상기 제2 입력 패드에 각각 연결되는 것을 특징으로 하는 반도체 패키지용 배선기판.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 베이스 필름;
    상기 베이스 필름의 칩 실장 영역에 실장되며, 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드, 상기 제1 입력 패드와 이격 배치되는 제2 입력 패드 및 출력 신호를 출력하기 위한 출력 패드를 구비하는 반도체 칩;
    상기 칩 실장 영역으로부터 연장되며, 상기 반도체 칩의 제1 입력 패드와 전기적으로 연결되는 입력 배선 및 상기 출력 패드와 전기적으로 연결되는 출력 배선을 구비하는 배선 패턴; 및
    상기 베이스 필름의 상기 칩 실장 영역 상에 상기 배선 패턴으로부터 고립되어 형성되며, 상기 반도체 칩의 제1 입력 패드와 제2 입력 패드를 전기적으로 연결시키는 적어도 하나의 연결 라인을 포함하고,
    상기 반도체 칩은 상기 제1 입력 패드와 상기 제2 입력 패드 사이에 고립되어 형성되는 적어도 하나의 격리 트레이스를 더 포함하며, 상기 격리 트레이스의 일단부들은 상기 연결 라인들에 의해 상기 제1 입력 패드와 상기 제2 입력 패드에 각각 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 베이스 필름, 상기 베이스 필름의 칩 실장 영역에 실장되는 반도체 칩 및 상기 칩 실장 영역으로부터 연장되며 상기 반도체 칩과 전기적으로 연결되는 입력 및 출력 배선들을 구비하는 반도체 패키지;
    상기 반도체 패키지의 일단부에 배치되며 상기 입력 배선과 전기적으로 연결되는 인쇄회로기판; 및
    상기 반도체 패키지의 타단부에 배치되며 상기 출력 배선과 전기적으로 연결되는 표시 패널을 포함하고,
    상기 반도체 칩은 외부로부터의 입력 신호를 수신하기 위한 제1 입력 패드, 상기 제1 입력 패드와 이격 배치되는 제2 입력 패드 및 출력 신호를 출력하기 위한 출력 패드를 포함하고,
    상기 반도체 패키지는 상기 베이스 필름의 상기 칩 실장 영역 상에 상기 배선 패턴으로부터 고립되어 형성되며 상기 반도체 칩의 제1 입력 패드와 제2 입력 패드를 전기적으로 연결시키는 적어도 하나의 연결 라인을 포함하고,
    상기 반도체 칩은 상기 제1 입력 패드와 상기 제2 입력 패드 사이에 고립되어 형성되는 적어도 하나의 격리 트레이스를 더 포함하며, 상기 격리 트레이스의 일단부들은 상기 연결 라인들에 의해 상기 제1 입력 패드와 상기 제2 입력 패드에 각각 연결되는 것을 특징으로 하는 표시 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9118324B2 (en) * 2008-06-16 2015-08-25 Silicon Works Co., Ltd. Driver IC chip and pad layout method thereof
KR102304102B1 (ko) * 2015-01-14 2021-09-23 삼성디스플레이 주식회사 표시 장치
KR102554491B1 (ko) * 2016-01-19 2023-07-12 주식회사 엘엑스세미콘 칩온필름 패키지용 회로 기판
CN109168250B (zh) * 2018-10-24 2020-04-17 合肥鑫晟光电科技有限公司 一种电路板及其制作方法、使用方法、显示装置
KR102538705B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360077B1 (ko) * 1994-09-16 2003-01-15 내셔널 세미콘덕터 코포레이션 전도성트레이스와리드프레임리드를결합하는고밀도집적회로조립체
US20070138654A1 (en) * 2005-12-19 2007-06-21 Dong-Han Kim Semiconductor chip, film substrate, and related semiconductor chip package

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180426B1 (en) * 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
JP2006098495A (ja) 2004-09-28 2006-04-13 Kyocera Corp 表示装置
KR101217083B1 (ko) 2006-01-13 2012-12-31 삼성디스플레이 주식회사 연성회로기판과, 이를 갖는 디스플레이 유닛 및 표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360077B1 (ko) * 1994-09-16 2003-01-15 내셔널 세미콘덕터 코포레이션 전도성트레이스와리드프레임리드를결합하는고밀도집적회로조립체
US20070138654A1 (en) * 2005-12-19 2007-06-21 Dong-Han Kim Semiconductor chip, film substrate, and related semiconductor chip package

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