JP2006098495A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2006098495A
JP2006098495A JP2004281666A JP2004281666A JP2006098495A JP 2006098495 A JP2006098495 A JP 2006098495A JP 2004281666 A JP2004281666 A JP 2004281666A JP 2004281666 A JP2004281666 A JP 2004281666A JP 2006098495 A JP2006098495 A JP 2006098495A
Authority
JP
Japan
Prior art keywords
driving
wiring
substrate
wiring conductor
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004281666A
Other languages
English (en)
Inventor
Shinji Asakura
信次 朝倉
Hiroyuki Ono
浩幸 大野
Yutaka Matsumoto
裕 松本
Koji Tsurusaki
幸二 鶴崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2004281666A priority Critical patent/JP2006098495A/ja
Publication of JP2006098495A publication Critical patent/JP2006098495A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】本発明は、高耐圧の駆動用ICを用いるにあたり、この駆動用ICの配線パターンと基板に形成した配線導体を制御して、高画質、高い信頼性を有する表示装置を提供する。
【解決手段】
表示画素を形成する表示電極が形成された一対の基板1、2と、一方の基板2上に形成され且つ表示電極に接続する配線導体と、前記駆動用ICの実装領域内で配線導体に接続し且つ表示画素の選択を制御する駆動用ICとを有するとともに、前記配線導体と前記駆動用IC7とをバンプ71及び異方性導電樹脂部材9を介して接続してなる表示装置である。そして、前記駆動用IC実装領域内に配置された配線導体85と、前記駆動用ICの実装面の配線パターン71との間は、その電界強度が1M(メガ)V/m以下となるように、配線導体85と配線パターン71との間隔を広げた。
【選択図】 図6

Description

本発明は液晶表示装置、ELディスプレイなどの表示装置に関するものである。
従来から液晶表示装置やELディスプレイなどは、表示画素を構成する一対の画素電極間に、表示部材層として液晶層や発光層などを介在させていた。そして、表示画素は必要に応じてスイッチング素子を介して駆動用ICに接続されていた。
このような表示装置の表示駆動を制御する駆動用ICは、画素電極が形成された一方基板の周囲に配置していた。その1つの形態が基板に配線導体を介して駆動用ICを直接配置するものがある(COG接続構造)。このようなCOG接続構造の駆動用ICは、配線導体にワイヤボンディングを介して接続する方式とバンプなどを介して接続するフリップチップ方式とがある。この接続方式において、近年、接続に必要な面積や接続工程の効率からフリップチップ方式が一般的に行われている。
例えば、液晶表示装置においては、第1の基板と、第1の基板よりも少なくとも駆動用ICが搭載される領域分だけ周囲に延出した形状の第2の基板と、この第1の基板と第2の基板との間に配置された液晶層と、第2の基板に配置された駆動用ICとを備えている。第1の基板及び第2の基板の内面側には、表示画素を構成する画素電極と、液晶層の液晶分子の配向方向を制御する配向膜とがそれぞれ形成されている。また、第1の基板には、同じ第1の基板の画素電極に接続するための所定配線導体が形成されている。また、第2の基板には、画素電極から必要に応じて例えばTFT素子(スイッチング素子)を介して駆動用ICに接続する配線導体(駆動用ICが搭載されるパッドを含む)、駆動用ICに所定電圧や信号を供給するめの外部接続用の配線導体(駆動用ICが搭載されるパッドを含む)、第1の基板側の配線導体と接続して、必要に応じて駆動用ICに接続する配線導体が配置されている。尚、いずれの配線導体においても、駆動用ICに接続するためのパッドを含むものである。また、第1の基板の配線導体と第2の基板の配線導体の接続は、液晶層を貫くように接続転位点を形成し、この接続転位点で両基板の所定配線導体の接続をしていた。また、別の手段としては、第1の基板と第2基板との間に液晶を封止するためのシール部材内に導電性材料を充填しておき、シール部材を介して両基板の所定配線導体どうしが対向するように配置して、シール部材の内部の導電性材料を介して接続していた。
例えばSTN型液晶表示装置では、第2の基板の内面側には表示画素を構成する例えばセグメント電極は、ITO(酸化インジウム錫)などの透明導電膜からなり、セングメント電極に接続する配線導体は、上述のITOなどの透明導電膜やアルミニウムからなる金属膜や透明導電膜上にアルミニウム金属膜を積層した積層導体などで構成される。そして、このような配線導体は、少なくともセグメント電極から駆動用ICの搭載領域に、また、第1の基板に接続する接続転位点から駆動用IC領域に、さらに、駆動用IC領域から外部に接続する入出力端子までに、それぞれ形成される。尚、駆動用IC領域における配線導体の端部は、駆動用ICの入出力電極に対応して形成され、且つフリップチップ方式が可能とするように配線導体の幅が若干大きくなるパッドが形成されている。
また、駆動用ICが実装される領域(実装領域)には、配線導体として入力電源配線、入力ロジック配線、制御信号配線、出力配線などがあり、駆動用ICの実装面には金等からなるバンプが形成されている。そして、樹脂粒子の表面にニッケル、金のめっきが形成されている粒子等からなる導電粒子を含有した熱硬化性の異方性導電樹脂部材を駆動用IC実装領域に塗布し、駆動用ICの実装面に形成された電極が導電粒子を介して各配線導体との接続が達成される。
次に、駆動用ICと上述の配線導体の接続構造を説明する。
まず、駆動用IC側の実装面の入出力電極上に導電性バンプを予め形成する。次に、駆動用ICの実装にあたり、まず、配線導体のパッドを含む駆動用ICの実装領域に異方性導電樹脂部材を塗布する。その後、駆動用ICチップのバンプを形成した入出力電極とパッドとが合致するように位置合わせを行ない、駆動用ICの上面側から加圧しながら、加熱する。熱は駆動用ICを伝導し、異方性導電樹脂部材に伝わり、熱硬化される。そして、駆動用ICのバンプと配線導体との間には、異方性導電樹脂部材内に含有された導電性粒子によって電気的な接続が達成される。そして、異方性導電樹脂部材を構成する熱硬化性樹脂によって駆動用ICと第2の基板とが機械的に接合され、駆動用ICが強固に実装されることになる。
従来、配線導体の耐電食性を向上させるため、隣接しあう配線導体間の直流の電界強度を低くなるように配列した液晶表示装置が提案されている(特開平9−26593号)。
特開平9−26593号公報
しかしながら、上述の隣接しあう配線導体の配列は、主に駆動用ICの実装領域の外に延びる配線導体の配列構造に関するものであり、駆動用ICの実装領域内の配線に関わるものではなかった。
他方、従来の駆動用ICは、各画素電極に接続する出力配線となる配線導体には、所定電圧の信号がながれる。尚、この所定電圧の信号は、駆動用ICに供給される入力電源から、IC内で作成されるものであり、数多の出力配線となる配線導体が同一動作すると、入力電源での電圧降下が発生し、その結果、出力配線となる配線導体に流れる所定電圧も変動してしまい、表示むらが発生してしまう。
この表示むらを防止するため、駆動用ICに供給される入力電源の入力電極を2系統設けて、出力配線での電圧降下の影響を抑えていた。具体的には、駆動用ICの実装面に入力電源が入力される電極を2箇所設けて、駆動用ICの実装面側で両入力電極間を内部配線パターンで接続していた。これにより、2つの入力電極から供給される電圧レベルのばらつきはなくなり、入力電源の配線導体は十分に低抵抗で接続されることになる。
しかし、駆動用ICの実装面側の入力電極間を接続する配線パターンを設けることは、駆動用ICの製造コスト、小型化には大きな弊害となってしまう。即ち、駆動用ICの配線パターン数が増加してしまい、また、入力電源にかかる配線パターンによって、他の配線ハターンの設計に大きくな制約が発生してしまうためである。これらを解決する手段として、駆動用ICに入力電源を供給する2つの入力電極を、駆動用ICの内部で接続するのではなく、第2の基板の駆動用IC実装領域内に、入力電源の配線導体を横断させて、駆動用ICの2つの入力電極に接続するようにすることが考えられる。
また、異方性導電樹脂部材においては、塩化ナトリウム成分が不可避的に存在してしまう。そして、この成分から水分などの侵入により塩素イオン(Cl)が発生してしまう。そして、駆動用ICの内部の配線パターンと第2の基板の配線導体、特に入力電源の配線導体との間で発生する電界により、塩素イオンが駆動用ICの内部の配線パターンに引き寄せられ配線パターンの金属腐食や化学変化を引き起こし、表示異常となった。なお、駆動用IC側の配線パターンと第2の基板の接続導体の電圧レベルによっては、例えば、相対的に配線導体の電圧レベルが高ければ配線導体に金属腐食が発生しやすくなる。
本発明は、上述の課題に鑑みて案出されたものであり、その目的は、基板上に実装した駆動用ICの配線パターンと、この駆動用IC実装領域内に形成される入力電源の配線導体との間の電界強度を制御し、異方性導電樹脂部材に含まれる塩素イオンの移動を有効に抑えることにより、配線導体や配線パターンの金属腐食を有効に抑えることができる表示装置を提供することにある。
本発明は、表示画素を形成する表示電極が形成された一対の基板と、該一対の基板間に介在された表示部材と、一方の基板上に実装される駆動用ICと、一方の基板上に形成されるとともに、前記駆動用ICに入力電源を供給する配線導体とを有するとともに、前記配線導体と前記駆動用ICとをバンプ及び異方性導電樹脂部材を介して接続してなる表示装置であって、前記駆動用ICの実装領域内に形成された入力電源を供給する配線導体と、前記駆動用ICに形成された配線パターンとの間は、その電界強度が1M(メガ)V/m以下となるように、前記配線導体と前記配線パターンとを離間したことを特徴とする表示装置である。
また、前記駆動用IC実装領域内に配置された入力電源を供給する配線導体と、前記駆動用ICの配線パターンとの間の電圧差の絶対値がN V(ボルト)であり、且つ該配線導体と前記駆動用ICの配線パターンとの平面方向の距離をN μm以上とした。
本発明によれば、駆動用ICを実装する第2の基板上の配線導体で、駆動用ICの実装領域内に形成された配線導体と、前記駆動用IC側の配線パターンとの間において、その電界強度を1M(メガ)V/m以下となるようにしている。
これにより、駆動用IC実装領域(第2の基板)と、駆動用ICとの間に配置される異方性導電樹脂部材に含まれる塩素イオンの移動を有効に抑えることができ、配線導体や配線パターンの塩素イオンをはじめとする腐食性イオンに起因する腐食を有効に抑えることができ、安定した表示を長期にわたり維持することができる。
また、駆動用ICの配線パターンと駆動用IC実装領域内の配線導体で、配線パターンと最も近い配線導体との間の距離を、その間の電圧差の絶対値との関係で設定した。これにより、駆動用IC実装領域内の配線導体と駆動用ICの配線パターンとが最も近い近接しあう間の電界強度を、簡単に1M(メガ)V/m以下とすることが簡単にでき、もって、配線パターンや配線導体の腐食を有効に防止できる。
具体的には、最も近接しあう配線導体と配線パターンとの平面方向の距離を、この配線導体と配線パターンとの間にかかる電圧差(V)の絶対値に相当する値のμm以上離間することにより、簡単にその間の電界強度を1M(メガ)V/m以下にすることができ、もって、表示装置の腐食を抑え表示異常を防ぐことができた。
以下、本発明の表示装置を図面に基づいて詳説する。尚、説明にあたり、表示装置としては、2枚の電極間に表示部材層として液晶層を介在させた液晶表示装置を用いて説明する。尚、本発明の表示装置としては、液晶表示装置以外に、表示部材層として有機または無機EL層からなる発光層を介在させたEL表示装置であっても構わない。
本発明の液晶表示装置は、図1、図2に示すように、液晶表示パネルLC、バックライトBL、液晶表示パネルLC及びバックライトBLを収容する筐体P1、P2とから主に構成されている。
液晶表示パネル1は、図3に示す透明な部材からなる第1の基板1と、同じく透明な部材からなる第2の基板2と、この第1の基板1及び第2の基板2との間に介在された液晶層3とから構成されている。尚、第1基板1と第2の基板2とは、液晶層3を取り囲むようにシール部材4によって貼り合わされ、その間に液晶層3が配置されている。
尚、第1の基板1の内面(液晶層3側の面)側には、例えば、表示電極、配向膜などが形成されており、また、第2の基板2内面側には表示電極、配向膜が形成されている。尚、図3においては第1の基板1の内面側の構造物を単に符号5で示し、また、第2の基板2の内面側の構造物を単に符号6で示している。
この第1の基板1の内部構造物5を構成する表示電極と第2の基板2の内部構造物6を構成する表示電極は、互いに対向してマトリックス状に配列された表示画素領域を形成している。
なお、各表示画素領域を構成する1画素は、たとえば透過型液晶表示装置においては、表示電極が全て透明電極で構成されてバックライトBLの光を透過しえる光透光部となり、半透過型液晶表示装置においては、一部が反射金属膜で構成された光反射部と、一部がバックライトの光を透過しえる光透過部を並設している。即ち、この半透過型液晶表示装置では、表示面側から入射した外部の光を利用して、画素領域の光反射部で反射し表示面側に戻すとともに、また、バックライトBLの光を透過させてその光を表示面側に与えている。これにより、外光が強い場合には、反射型モードで表示して、外光が弱い時には、透過型モードで表示を行っている。
また、第1基板1及び第2の基板2の外面には、図では省略しているが、偏光板、位相差板、必要に応じて散乱板が配置されている。
また、カラー表示を達成するために、第1の基板1の内部構造物5または第2の基板2の内部構造物6のいずれかの各画素領域に対応したカラーフィルタを形成してもよい。
また、表示駆動方式によっては、第2の基板2の内部構造物6の各画素領域にスイッチング手段(TFT素子)を形成し、画素領域ごとに表示を制御するようにしてもよい。
また、第2の基板2は、第1の基板1に比較して、形状が大きな基板となっており、第2の基板2の外周領域には、駆動用IC(符号C)が実装されている。このとき、第2の基板2の内部構造体6としては、表示電極やスイッチング素子に接続する配線導体、第1の基板1の表示電極に接続する配線導体、駆動用ICに所定電圧やデジタル画像信号を供給する配線導体が形成される。
なお、第1の基板1の表示電極と第2の基板2の配線導体との接続構造は、図4の符号Sで示すように、たとえばシール部材4に導電性粒子を添加しておき、このシール部材4を介して第1の基板1の表示電極と第2の基板2の所定配線導体とを対向させて電気的な接続を行う。また、別の接続方法としては、第1の基板1の表示電極に接続する配線導体と、第2の基板2の配線導体とを互いに対向させて、その間に接続バンプ(接続転位点)を設けて接続しても構わない。
第1の基板1や第2の基板2は、ガラス、透光性プラスチックなどが例示できる。また、内部構造物5、6を構成する表示電極は、たとえば透明導電材料であるITOや酸化錫などで形成され、また、反射部を構成する反射金属膜はアルミニウムやチタンなどで構成されている。また、配向膜はラビング処理したポリイミド樹脂からなる。また、カラーフィルタを形成する場合には樹脂に染料や顔料など添加して、画素領域ごとに赤、緑、青の各色のフィルタを形成し、さらに各フィルタ間や画素領域の周囲を遮光目的で黒色樹脂を用いてもよい。
このような第1の基板1や第2の基板2は、シール部材4を介して貼り合わせており、そのシール部材4の一部の開口よりネマチック液晶などからなる液晶材を注入し、しかる後に、その注入口を封止部材41で封止する。尚、この2枚の基板1、2を貼り合わせるにあたり、両基板1、2のギャップを制御するギャップ材(スペーサー)31が添加されている。また、両透明基板1、2に形成された表示電極は、互いに対向して、画素領域を形成し、この画素領域が集合して表示領域Hとなる。
このようにして、液晶表示パネル1が構成されている。この液晶表示パネル1の第1の基板1の外部側には、バックライトBLが配置されている。尚、バックライトBLは、LEDモジュール、冷陰極管などの光源L、導光板Dとからなり、導光板Dの一方の側面から入射された光が、主面(光が出射される面)に均一に出射され、液晶表示パネル1の表示領域に光が照射されるようになっている。
このように第2の基板2の周囲に配置された駆動用IC7は、図5(図4の丸印Cに相当)に示すように、所定配線導体81や84などの一部にバンプ71及び異方性導電樹脂部材9の導電粒子を介して接続するとともに、駆動用IC7と第2の基板2とは、異方性導電樹脂部材9によって、接合されて、さらに、駆動用IC7の周囲には保護樹脂10で覆われている。
そして、液晶表示パネルLC、バックライトBLは、図2に示すように2つの筐体P1、P2からなる容器に収容・配置されている。
この駆動用IC7は、図4のようにパッシブ型駆動方式では、例えば2種類の駆動用ICを備えている。1つは、第1基板1に形成された画素電極に信号を供給する駆動用ICであり、図4では第2の基板2の図面左側に配置した駆動用ICである。また、もう1つは、第2の基板2に形成した画素電極に信号を供給する駆動用ICであり、図4では、第2の基板2の図面下側に配置した駆動用ICである。
図6は、例えば1つの駆動用ICが実装される領域に形成される配線導体のパターンを示す図である。図7は、駆動用IC7に形成された配線パターン(斜線部分)72と、駆動用IC7の実装領域に形成された配線導体81〜85との位置関係を示す図であり、図8はその断面図を示すものである。
この第2の基板2の駆動用IC7の実装領域には、たとえば、動作機能上、5種類の配線導体81〜85が形成されている。1つ目の配線導体は、画素電極に接続し、所定電圧の出力信号が流れる配線導体81である。また、2つ目の配線導体は、駆動用IC7に外部制御回路から所定画像信号を供給するための配線導体82である。3つ目の配線導体は、駆動用IC7の駆動を制御するための制御信号を供給するための配線導体83である。そして、4つ目の配線導体は、駆動用IC7を駆動させるための電源や配線導体81から出力する信号の所定電位を作成するため入力電源が供給される配線導体84であり、5つ目の配線導体は、駆動用IC実装領域に形成され、且つ2つの配線導体84を接続する配線導体85である。この入力電源の配線導体84は、上述したように、出力信号で電圧降下による表示むらが発生しないようにで、入力電源の配線導体84、84間を接続するものであり、同時に、駆動用ICの実装領域周囲のその他の配線導体81〜83の複雑化、駆動用IC7の配線パターンの複雑化を解消するためのものである。
そして、各配線導体81〜84は、駆動用IC実装領域内に位置する一端部または一部が、バンプ71を介して駆動用ICの各電極が接続されるパッドとなっている。尚、表示領域の画素数が少ない場合、例えば、第1の基板1に形成された画素電極や第2の基板2に形成された画素電極を、1つの駆動用IC7で制御しても構わない。この場合、駆動用IC7の出力用の配線導体81は、第1基板に形成した表示電極にも接続するように構成されている。
また、駆動用IC7は、通常の表示制御の動作中において、内部の配線パターン72は、55V〜140Vで動作するものである。また、駆動用IC7の実装面には、内部配線パターン72やこの配線パターン72に接続するとともに、所定配線導体81〜84のパッド位置に対応する各種電極が形成されている。そしてそれぞれの電極上には、金や半田などで形成されたバンプ71が形成されている。尚、この入出力電極、即ち、バンプ71の形成位置は、配線導体81〜84のパッドと一対一に対応するようになっている。
このような駆動用IC7は、異方性導電樹脂部材9を介して第2の基板2の駆動用IC実装領域に機械的に接合及び電気的に接続されて実装される。異方性導電樹脂部材9は、例えばエポキシ樹脂を主成分とする熱硬化性樹脂91と、該熱硬化性樹脂91に添加した導電性粒子92とから構成されている。この異方性導電樹脂部材9を用いることにより、熱硬化性樹脂成分によって、第2の基板2と駆動用IC7との機械的な接合を達成するとともに、導電性粒子92により、駆動用IC7のバンプ71と、所定配線導体81〜84との間の電気的な接続を同時に達成する。
また、異方性導電樹脂部材9は、駆動用IC7と第2の基板2との間(配線導体81〜84が形成された領域を含む)に配置される。この駆動用IC7を第2の基板2に実装するにあたり、まず、駆動用IC領域に硬化前の異方性導電樹脂部材9を塗布供給して、駆動用IC7のバンプ71と所定配線導体81〜84とを位置をあわせて、駆動用ICを載置し、この状態で駆動用IC7の上部から加圧しながら、加熱して熱硬化する。このとき、駆動用IC7の直下においては安定して硬化されるものの、駆動用IC7の周囲からはみ出した異方性導電樹脂部材9は、十分に加熱されることがないため、完全に熱硬化反応が完了していない場合が多い。
そして、少なくともこのはみ出した異方性導電樹脂部材9を完全に被覆するように、その上面にはシリコンなどの保護樹脂10が形成され、異方性導電樹脂部材9を封止保護している。尚、この保護樹脂10は駆動用IC7を覆うように形成しても構わない。
この駆動用IC実装領域には、配線導体84と接続する接続用の配線導体85が形成されている。このとき、第2の基板2と対向する駆動用IC7には、たとえば20V以上の電圧が供給されている配線パターン72が形成されている。尚、配線導体85と配線パターン72との間の平面方向の距離gをたとえば70μm離して配置している。
本発明者らは、駆動用IC7の配線パターン72と第2の基板2の入力電源に接続する配線導体85との間の電界強度と、配線パターンまたは配線導体の金属腐食の関係をしらべると、電界強度と金属腐食の発生には相関関係があることを見出した。
表1において、駆動用IC7と第2の基板2との厚み方向の間隔(ICと基板との対向距離)を20μmに固定し、駆動用IC7の配線パターン72と第2の基板2の配線導体85との間の電圧差を変化させ、もって電界強度を種々変化させた。例えば、電圧差は配線導体85に例えば、1.8Vまたは−35Vの電圧を印加するとともに、この配線導体85に最も近接して形成される駆動用IC7側の配線パターン72に流れる電圧を5V〜70Vに変化させた。そして、両者の電位差を3.2〜70Vに変化させるとともに、その間の実際の距離を求め、電界強度を算出した。
Figure 2006098495
表1の試料番号1〜7においては、配線導体85の電圧を1.8Vに設定して、駆動用IC7の配線パターン72の動作電圧を5.0V〜70.0Vに変化させた。その結果、両者の電位差を3.2V〜68.2Vとして、最も近接しあう配線導体85と配線パターン72の実際の距離から、電界強度を求めた。その結果、160000(0.16M)V/m〜3410000(3.41M)V/mとした。また、試料番号7においては、配線導体85の電圧を−35Vに設定し、駆動用IC7の配線パターン72の動作電圧を35Vに設定した。その結果、両者の電位差を70Vとし、最も近接しあう配線導体85と配線パターン72の実際の距離から、電界強度を求めた。その結果、3500000(3.5M)V/mとした。
表1の結果から、配線パターン72の腐食状態は、試料番号4〜試料番号7のように、電界強度が1.16M(メガ)V/mでは腐食が見られ、0.91M(メガ)V/m以下では実用上影響が全くないことが確認できた。即ち、最も近接しあう配線導体85と配線パターン72との間隔間の電界強度が1M(メガ)V/m以下であれば、配線導体85や配線パターン72に発生する金属腐食を有効に抑制することができる。
また、表2は、駆動用IC7の配線パターン72と第2の基板2の配線導体85との平面方向の距離と電界強度及び腐食の状態の相関をしらべた。
Figure 2006098495
その結果、1.0M(メガ)V/m以下の電界強度を得るにあり、駆動用IC7の配線パターン72と第2の基板2の配線導体85との平面方向の距離と、その間の電圧差をわかれば、非常に簡単に電界強度を設定できるものである。
表2の試料番号8〜23においては、配線導体85の電圧を1.8V(試料番号23のみにおいては、−35V)に設定して、駆動用IC7の配線パターン72の動作電圧を10V〜70Vに変化させた。その結果、両者の電位差を8.2V〜68.2Vとして、最も近接しあう配線導体85と配線パターン72の平面方向(投射影による両者の平面方向)の距離を求めた。そしてその間の電界強度を求めた。尚、駆動用ICと第2の基板との高さ方向の距離、実際の近接しあう配線導体85と配線パターン72との距離は、表2に示すとおりである。
その表から理解できるように、最も近接しあう配線導体85と配線パターン72との平面方向の距離(μm)を、その間の電位差NV(ボルト)の絶対値N以上に設定すれば、簡単に、その間の電界強度を、金属配線の腐食の発生のレベルである電界強度未満にすることができ、実用上問題の無いレベルに金属配線の腐食を抑制することができる。
尚、表2の試料番号10においては、電位差が13.2Vである。即ち、平面方向の距離を13.2μm以上にすることが良好であることが求められる。試料番号10では、平面方向の距離が10μmで電界強度0.59M(メガ)V/mであるから、当然、平面方向の距離を13.2μmまたはそれ以上の値にすれば、電界強度は、0.59M(メガ)V/mよりも下回り、腐食の発生が一切ない。
以上のように、本発明によれば、駆動用ICが実装領域内に形成される配線導体と、これに最も近接する駆動用ICの配線パターンとの間の電界強度を1M(メガ)V/m以下としたため、異方性導電樹脂部材9に含まれる塩素イオンの発生・移動を有効に抑えることができ、もって、配線導体85や配線パターン72の金属腐食を有効に抑え、信頼性の高い表示が維持できる。
また、金属腐食を発生される電界強度かどうかは、第2の基板2の配線導体85や駆動用IC7の配線パターン72を設計するにあたり、最も近接しあう第2の基板2の配線導体85と駆動用IC7の配線パターン72との平面方向の距離gと、その間の電圧差によって簡単に判断することができる。このため、金属腐食が発生しない信頼性の高い表示を得ることができる設定が非常に簡単になる。
以上、本発明では、液晶表示装置で説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲において変更可能であり、単純マトリックの液晶表示装置、TFT素子等を用いたアクティブ型液晶表示装置でもよく、また、2つの電極間に無機EL層または有機EL層などの自発光層を具備したELディスプレイであっても構わない。

本発明にかかる液晶表示装置の断面図ある。 本発明にかかる液晶表示装置の外観斜視図である。 本発明にかかる液晶表示装置の液晶表示パネルの断面図である。 本発明の駆動用ICが搭載している状態の液晶表示パネルの平面図である。 本発明にかかる駆動用ICの実装領域の断面図である。 本発明にかかる駆動用ICの実装領域の平面図である。 本発明にかかる駆動用ICを搭載したときの透過状態の平面図である。 駆動用ICの配線パターンを示す断面図である。
符号の説明
1・・・第1の基板
2・・・第2の基板
3・・・表示部材層(液晶層)
4・・・シール部材
7・・・駆動用IC
72・・配線パターン
81〜85・・・配線導体
9・・・異方性導電樹脂部材
2・・・保護樹脂

Claims (2)

  1. 表示画素を形成する表示電極が形成された一対の基板と、該一対の基板間に介在された表示部材層と、一方の基板上に実装される駆動用ICと、一方の基板上に形成されるとともに、前記駆動用ICに入力電源を供給する配線導体とを有するとともに、前記配線導体と前記駆動用ICとをバンプ及び異方性導電樹脂部材を介して接続してなる表示装置であって、
    前記駆動用ICの実装領域内に形成された入力電源を供給する配線導体と、前記駆動用ICに形成された配線パターンとの間は、その電界強度が1M(メガ)V/m以下となるように、前記配線導体と前記配線パターンとを離間したことを特徴とする表示装置。
  2. 前記駆動用ICの実装領域内に形成された入力電源を供給する配線導体と、前記駆動用ICの配線パターンとの間の電圧差の絶対値がN V(ボルト)であり、且つ該配線導体と前記駆動用ICの配線パターンとの平面方向の距離をN μm以上としたことを特徴とする請求項1に記載の表示装置。
JP2004281666A 2004-09-28 2004-09-28 表示装置 Pending JP2006098495A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004281666A JP2006098495A (ja) 2004-09-28 2004-09-28 表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004281666A JP2006098495A (ja) 2004-09-28 2004-09-28 表示装置

Publications (1)

Publication Number Publication Date
JP2006098495A true JP2006098495A (ja) 2006-04-13

Family

ID=36238411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004281666A Pending JP2006098495A (ja) 2004-09-28 2004-09-28 表示装置

Country Status (1)

Country Link
JP (1) JP2006098495A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8299597B2 (en) 2008-07-14 2012-10-30 Samsung Electronics Co., Ltd. Semiconductor chip, wiring substrate of a semiconductor package, semiconductor package having the semiconductor chip and display device having the semiconductor package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0926593A (ja) * 1995-07-11 1997-01-28 Hitachi Ltd 液晶表示装置
JPH11142871A (ja) * 1997-11-12 1999-05-28 Casio Comput Co Ltd 配線基板
JP2002140042A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 液晶表示装置
JP2003176473A (ja) * 2001-12-11 2003-06-24 Matsushita Electric Ind Co Ltd 接合材料、接合材料の設計方法および接合構造体
JP2004184884A (ja) * 2002-12-06 2004-07-02 Casio Comput Co Ltd 表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0926593A (ja) * 1995-07-11 1997-01-28 Hitachi Ltd 液晶表示装置
JPH11142871A (ja) * 1997-11-12 1999-05-28 Casio Comput Co Ltd 配線基板
JP2002140042A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 液晶表示装置
JP2003176473A (ja) * 2001-12-11 2003-06-24 Matsushita Electric Ind Co Ltd 接合材料、接合材料の設計方法および接合構造体
JP2004184884A (ja) * 2002-12-06 2004-07-02 Casio Comput Co Ltd 表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8299597B2 (en) 2008-07-14 2012-10-30 Samsung Electronics Co., Ltd. Semiconductor chip, wiring substrate of a semiconductor package, semiconductor package having the semiconductor chip and display device having the semiconductor package

Similar Documents

Publication Publication Date Title
CN104412315B (zh) 显示装置
US8016181B2 (en) Method of producing electro-optical device using anisotropic conductive adhesive containing conductive particles to bond terminal portions and electro-optical device
US7148427B2 (en) Wiring substrate, display device, semiconductor chip, and electronic equipment
US7352427B2 (en) Display device
US20090153765A1 (en) Wiring substrate and display device including the same
US7019808B2 (en) Image device
JP2005043810A (ja) 表示モジュールおよびその製造方法
JP2006113436A (ja) 表示装置
JP2006235056A (ja) 液晶表示素子
US20190033646A1 (en) Terminal connection structure and display device
KR101100091B1 (ko) 구동용 집적회로, 표시패널 및 표시장치
JP2006098495A (ja) 表示装置
US8773630B2 (en) Display device
JP2004111808A (ja) 配線基板、電気光学装置及び電子機器
JP2008203484A (ja) 電気光学装置、フレキシブル回路基板の実装構造体及び電子機器
US9995977B2 (en) Circuit board, display panel, and display device
JP2012113216A (ja) 表示装置及びその製造方法並びにディスプレイ
JP4659420B2 (ja) 表示装置
JP2011023510A (ja) 基板の接続構造、及び表示装置
KR20110046887A (ko) 표시장치
JP5619439B2 (ja) 実装構造体、電気光学装置、実装部品および実装構造体の製造方法
JP2005283831A (ja) 電気光学装置および電子機器
JP3994600B2 (ja) 照明用光源基板及び液晶装置
JP2005284139A (ja) 表示装置及びその製造方法
JP3598902B2 (ja) 基板接続構造及び電気光学装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100921

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101111

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110118